JPS6310586B2 - - Google Patents
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- JPS6310586B2 JPS6310586B2 JP17956083A JP17956083A JPS6310586B2 JP S6310586 B2 JPS6310586 B2 JP S6310586B2 JP 17956083 A JP17956083 A JP 17956083A JP 17956083 A JP17956083 A JP 17956083A JP S6310586 B2 JPS6310586 B2 JP S6310586B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- potential
- well
- type
- cell
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替え可能な不揮発性半導体
記憶装置に関するものである。
記憶装置に関するものである。
［発明の技術的背景とその問題点］
現在EEPROM（Electrically Erasable
Programable Read Only Memory）には、電
気的に絶縁された浮遊ゲート（フローテイング・
ゲート）にトンネル電流により電荷を注入するこ
とによりメモリの内容を書替える方式の不揮発性
メモリセルが広く用いられている。この様な
EEPROMセルに選択的にデータを書き込んだり
あるいは消去したりするには、トンネル電流を誘
起するに十分な高電圧、例えば18V〜25Vを所望
のセルに選択的に供給する必要がある。従つて各
メモリセルはこの様な高電圧に対し、十分な絶縁
耐圧を保持することが要求されこれがセルの微細
化や性能の向上に大きな妨げとなつていた。以
下、この問題を図面を参照しながら詳しく説明す
る。
Programable Read Only Memory）には、電
気的に絶縁された浮遊ゲート（フローテイング・
ゲート）にトンネル電流により電荷を注入するこ
とによりメモリの内容を書替える方式の不揮発性
メモリセルが広く用いられている。この様な
EEPROMセルに選択的にデータを書き込んだり
あるいは消去したりするには、トンネル電流を誘
起するに十分な高電圧、例えば18V〜25Vを所望
のセルに選択的に供給する必要がある。従つて各
メモリセルはこの様な高電圧に対し、十分な絶縁
耐圧を保持することが要求されこれがセルの微細
化や性能の向上に大きな妨げとなつていた。以
下、この問題を図面を参照しながら詳しく説明す
る。
第１図ａ〜ｃは２つのコントロールゲートを持
つ、EEPROMセルの平面図及び断面図である。
つ、EEPROMセルの平面図及び断面図である。
このEEPROMセルは、２つのコントロールゲ
ートを持つためDCセル（Dual−Control Gate
Cell）と呼ばれている。フローテイングゲート
FGは各セル毎に設けられ、これと容量結合する
第１コントロールゲートCG１と第２コントロー
ルゲートCG２が図の様に互いに直交する方向に
共通に配置されている。これらのゲートFG，CG
１，CG２は通常不純物をドープした多結晶シリ
コンで形成されており、Ｐ型のSi基板１内に形成
されたN+型の拡散層２，３はこのメモリセルの
データを読み出す際にはそれぞれドレイン及びソ
ースとなる。書替え領域には拡散層３と連続的に
形成された拡散層４が設けられている。５1〜５4
はゲート酸化膜であり、FGは薄い酸化膜５4を介
して拡散層４に対向させている。このメモリセル
に選択的にデータを書き込むにはCG１，CG２を
共に高電位、例えば20Vとし、拡散層３を低電
位、即ち0Vとすることにより、薄い酸化膜５4を
通して電子をFGに注入することにより行つてい
る。CG１，CG２のいずれか一方が0Vのセルで
は書き込みが生じない。これは、FGと拡散層間
にトンネル電流を生ぜしめるに十分な電界が生じ
ないからである。又、セルのデータを選択的に消
去するためには、CG１，CG２をともに、0Vと
し、拡散層３を20Vとすることにより、FG内の
電子を薄い酸化膜５を通して放出することにより
行つている。
ートを持つためDCセル（Dual−Control Gate
Cell）と呼ばれている。フローテイングゲート
FGは各セル毎に設けられ、これと容量結合する
第１コントロールゲートCG１と第２コントロー
ルゲートCG２が図の様に互いに直交する方向に
共通に配置されている。これらのゲートFG，CG
１，CG２は通常不純物をドープした多結晶シリ
コンで形成されており、Ｐ型のSi基板１内に形成
されたN+型の拡散層２，３はこのメモリセルの
データを読み出す際にはそれぞれドレイン及びソ
ースとなる。書替え領域には拡散層３と連続的に
形成された拡散層４が設けられている。５1〜５4
はゲート酸化膜であり、FGは薄い酸化膜５4を介
して拡散層４に対向させている。このメモリセル
に選択的にデータを書き込むにはCG１，CG２を
共に高電位、例えば20Vとし、拡散層３を低電
位、即ち0Vとすることにより、薄い酸化膜５4を
通して電子をFGに注入することにより行つてい
る。CG１，CG２のいずれか一方が0Vのセルで
は書き込みが生じない。これは、FGと拡散層間
にトンネル電流を生ぜしめるに十分な電界が生じ
ないからである。又、セルのデータを選択的に消
去するためには、CG１，CG２をともに、0Vと
し、拡散層３を20Vとすることにより、FG内の
電子を薄い酸化膜５を通して放出することにより
行つている。
一方、基板１は通常0Vに設定されているので、
消去時には拡散層３と基板１の間のN+P接合に
は高電圧20Vが印加されることになる。従つて拡
散層３の接合耐圧を20V以上にする必要がある。
消去時には拡散層３と基板１の間のN+P接合に
は高電圧20Vが印加されることになる。従つて拡
散層３の接合耐圧を20V以上にする必要がある。
接合耐圧を決めているのは、第１図ｃのＡで示
した部分のサーフエスブレークダウンで、20V以
上とするためにはCG１下のゲート酸化膜５2の膜
厚を例えば800Å以上、拡散層３の接合深さ
（Xj）を0.6〜0.7μｍ以上とする必要がある。然
し、64Kビツト、256Kビツトあるいはそれ以上
の高集積化されたEEPROMを実現するために
は、セルを微細化することが必要であり、その為
にはCG１下のゲート酸化膜５2はもつと薄くする
必要があり、又Xjもさらに浅くする必要がある。
した部分のサーフエスブレークダウンで、20V以
上とするためにはCG１下のゲート酸化膜５2の膜
厚を例えば800Å以上、拡散層３の接合深さ
（Xj）を0.6〜0.7μｍ以上とする必要がある。然
し、64Kビツト、256Kビツトあるいはそれ以上
の高集積化されたEEPROMを実現するために
は、セルを微細化することが必要であり、その為
にはCG１下のゲート酸化膜５2はもつと薄くする
必要があり、又Xjもさらに浅くする必要がある。
この様な要請を満たすべく例えば第２図に示し
た様な構造が採用されている。第２図は第１図ｃ
の断面図に相当する断面を示している。この構造
ではCG１近傍には不純物濃度の低いN-拡散層
６，７が形成されており、このためゲート酸化膜
５2を800Å以下にうすくしてもサーフエス・ブレ
ークダウン電圧を20V以上にすることが可能とな
る。
た様な構造が採用されている。第２図は第１図ｃ
の断面図に相当する断面を示している。この構造
ではCG１近傍には不純物濃度の低いN-拡散層
６，７が形成されており、このためゲート酸化膜
５2を800Å以下にうすくしてもサーフエス・ブレ
ークダウン電圧を20V以上にすることが可能とな
る。
しかし、この構造を用いた場合、N-拡散層６，
７の部分はN+拡散層２，３にくらべて通常抵抗
が高くなるので読み出しに際しセルの電流を減少
させ、読み出しの速度を遅くしたり、又動作マー
ジンを小さくするなどの問題があつた。又さらに
微細化した場合にはN-拡散層の抵抗は更に大き
くなりこれらの不都合はより深刻になる。加えて
この構造の問題は、N-拡散層６，７の形成のた
めのマスク合せ工程が入るため工程が複雑さを増
し、又且つN-拡散層形成のための余分の面積を
必要とするためセルの微細化、高集積化の大きな
さまたげとなつていたことなどである。
７の部分はN+拡散層２，３にくらべて通常抵抗
が高くなるので読み出しに際しセルの電流を減少
させ、読み出しの速度を遅くしたり、又動作マー
ジンを小さくするなどの問題があつた。又さらに
微細化した場合にはN-拡散層の抵抗は更に大き
くなりこれらの不都合はより深刻になる。加えて
この構造の問題は、N-拡散層６，７の形成のた
めのマスク合せ工程が入るため工程が複雑さを増
し、又且つN-拡散層形成のための余分の面積を
必要とするためセルの微細化、高集積化の大きな
さまたげとなつていたことなどである。
［発明の目的］
本発明は以上の点に鑑みなされたものであり、
十分な耐圧を保持しながらメモリセルの微細化、
高集積化を図つた不揮発性半導体記憶装置を提供
るすことを目的とする。
十分な耐圧を保持しながらメモリセルの微細化、
高集積化を図つた不揮発性半導体記憶装置を提供
るすことを目的とする。
［発明の概要］
本発明はマトリクス状に配置される電気的書替
え可能な不揮発性メモリセルのすべてを、第１導
電型半導体基板内に形成された共通の第２導電型
ウエル内に集積して、動作モードに応じて上記第
２導電型ウエルの電位を適宜設定するようにした
ことを特徴としている。
え可能な不揮発性メモリセルのすべてを、第１導
電型半導体基板内に形成された共通の第２導電型
ウエル内に集積して、動作モードに応じて上記第
２導電型ウエルの電位を適宜設定するようにした
ことを特徴としている。
［発明の効果］
本発明によれば、従来固定電位とされていた基
板をウエル構造として、動作モードに応じてウエ
ルの電位を選ぶことにより、メモリセル部でのサ
ーフエスブレークダウン現象を防止することがで
きる。これによりセルの読出し特性を悪化させた
り、あるいは工程を複雑化させることなくメモリ
セルの微細化と高集積化を実現することが可能と
なつた。
板をウエル構造として、動作モードに応じてウエ
ルの電位を選ぶことにより、メモリセル部でのサ
ーフエスブレークダウン現象を防止することがで
きる。これによりセルの読出し特性を悪化させた
り、あるいは工程を複雑化させることなくメモリ
セルの微細化と高集積化を実現することが可能と
なつた。
［発明の実施例］
以下本発明の一実施例を第３図を用いて説明す
る。第３図ａ，ｂはＮ型Si基板１０内に形成され
たＰ型ウエル１１内に形成されたEEPROMセル
の第１図ｂ，ｃに対応する断面を示している。図
面には便宜上基板周辺にある１個のセルしか示し
ていないが、マトリクス状に配置された複数個の
セルがすべて同一のＰ型ウエル１１内に形成され
ている。セルの構造は従来と同様であり、ドレイ
ン、ソースとなるN+拡散層１２，１３、書替え
領域のN+拡散層１４、ゲート酸化膜１５1〜１５
４を介して重ねられたFG，CG１，CG２を有す
る。
る。第３図ａ，ｂはＮ型Si基板１０内に形成され
たＰ型ウエル１１内に形成されたEEPROMセル
の第１図ｂ，ｃに対応する断面を示している。図
面には便宜上基板周辺にある１個のセルしか示し
ていないが、マトリクス状に配置された複数個の
セルがすべて同一のＰ型ウエル１１内に形成され
ている。セルの構造は従来と同様であり、ドレイ
ン、ソースとなるN+拡散層１２，１３、書替え
領域のN+拡散層１４、ゲート酸化膜１５1〜１５
４を介して重ねられたFG，CG１，CG２を有す
る。
このメモリセルの動作を説明する。基板電位
VsubはVDD（＝＋5V）の固定電位とする。まずフ
ローテイングゲートFGから電子を放出する場合
には、CG１及びCG２をともに例えば−15Vに設
定し、拡散層１３の電位Vsを例えば＋5Vに設定
する。この場合セルの各電極間の電位関係は従来
例とほぼ同じになり、ほぼ同様に電子が放出され
セルの閾値は負方向にシストする。この場合どち
らか一方のコントロールゲートの電位が例えば＋
5Vに設定されていると、FGと拡散層１３間には
十分な電位差が発生せず、電子の放出は起こらな
い。
VsubはVDD（＝＋5V）の固定電位とする。まずフ
ローテイングゲートFGから電子を放出する場合
には、CG１及びCG２をともに例えば−15Vに設
定し、拡散層１３の電位Vsを例えば＋5Vに設定
する。この場合セルの各電極間の電位関係は従来
例とほぼ同じになり、ほぼ同様に電子が放出され
セルの閾値は負方向にシストする。この場合どち
らか一方のコントロールゲートの電位が例えば＋
5Vに設定されていると、FGと拡散層１３間には
十分な電位差が発生せず、電子の放出は起こらな
い。
又一方、Ｐ型ウエル１１の電位Vwは通常Vss
（＝0V）に設定されており、この場合だと拡散層
１３との間に形成されるPN接合には5Vの電位差
しかかからないため、ブレークダウンは生じな
い。ただCG１は12−15Vが印加されている為、
サーフエスブレークダウンが生じる可能性はあ
る。これに対しては、Vs＝Vwとして、ともに
5Vまで上昇させてやればサーフエスブレークダ
ウンを完全に回避することが可能となる。Vs＝
Vw＝5VとしてもVsub＝5Vにバイアスされてい
るため、ウエルと基板間で電流の流れることもな
い。
（＝0V）に設定されており、この場合だと拡散層
１３との間に形成されるPN接合には5Vの電位差
しかかからないため、ブレークダウンは生じな
い。ただCG１は12−15Vが印加されている為、
サーフエスブレークダウンが生じる可能性はあ
る。これに対しては、Vs＝Vwとして、ともに
5Vまで上昇させてやればサーフエスブレークダ
ウンを完全に回避することが可能となる。Vs＝
Vw＝5VとしてもVsub＝5Vにバイアスされてい
るため、ウエルと基板間で電流の流れることもな
い。
次にFGに電子を注入する場合について述べる。
この場合は例えばCG１，CG２ともに＋5Vを与
え、Vs＝Vw＝−15Vとする。これによりセルの
各電極間の電位関係は従来例とほぼ同様となり、
ほぼ同様に電子が注入されてセルの閾値が正方向
にシフトする。又、CG１，CG２のいずれか一方
が−15Vに設定されているセルでは電子の注入が
生じないのも従来例と同様である。この場合、Ｐ
型ウエル１１と基板１０間のPN接合に15Vが印
加されるのみであり、ウエルの耐圧はセルの微細
化とは関係なく、常に15Vより大きくすることが
可能であるから、やはりブレークダウンの問題は
全く生じない。
この場合は例えばCG１，CG２ともに＋5Vを与
え、Vs＝Vw＝−15Vとする。これによりセルの
各電極間の電位関係は従来例とほぼ同様となり、
ほぼ同様に電子が注入されてセルの閾値が正方向
にシフトする。又、CG１，CG２のいずれか一方
が−15Vに設定されているセルでは電子の注入が
生じないのも従来例と同様である。この場合、Ｐ
型ウエル１１と基板１０間のPN接合に15Vが印
加されるのみであり、ウエルの耐圧はセルの微細
化とは関係なく、常に15Vより大きくすることが
可能であるから、やはりブレークダウンの問題は
全く生じない。
以上述べた様に本実施例に於ては、セルに於け
るサーフエスブレークダウン現象を合理的に回避
することが出来るため、セル部のゲート酸化膜の
膜厚や接合深さ等を、セルの微細化に合せて自由
に設定することができ、セルの微細化にとつて極
めて有利である。又第２図で示した従来例の如く
余分のN-拡散層を設けて耐圧を上げる必要がな
いため、製造プロセスが複雑になつたり又セルの
読出し特性を劣化させたりすることがないなどの
特徴を持つている。
るサーフエスブレークダウン現象を合理的に回避
することが出来るため、セル部のゲート酸化膜の
膜厚や接合深さ等を、セルの微細化に合せて自由
に設定することができ、セルの微細化にとつて極
めて有利である。又第２図で示した従来例の如く
余分のN-拡散層を設けて耐圧を上げる必要がな
いため、製造プロセスが複雑になつたり又セルの
読出し特性を劣化させたりすることがないなどの
特徴を持つている。
又、本実施例の如くＮ型基板を用いてＰ型ウエ
ルを形成した場合には、負の電位をチツプ内で発
生させたり、又、デコードして必要なコントロー
ルゲートにのみ供給することが容易である。なぜ
なら負の電位はＰ型ウエル領域に電荷を蓄積させ
ることによりチツプ内で発生させることができ、
又他の0voltにバイアスされているウエルとはｎ
型の基板で電気的に分離されているからである。
ルを形成した場合には、負の電位をチツプ内で発
生させたり、又、デコードして必要なコントロー
ルゲートにのみ供給することが容易である。なぜ
なら負の電位はＰ型ウエル領域に電荷を蓄積させ
ることによりチツプ内で発生させることができ、
又他の0voltにバイアスされているウエルとはｎ
型の基板で電気的に分離されているからである。
上記実施例は、EEPROMセルがＮチヤネルの
場合であるが、本発明はＰチヤネルにも適用でき
る。その場合の第３図ａ，ｂに対応する構造を第
４図ａ，ｂに示す。この実施例ではＮ型Si基板２
０にＮ型ウエル２１を形成し、このＮ型ウエル２
１内に全てのセルを形成している。セル構造が、
ドレイン、ソースとなるP+拡散層２２，２３、
書替え領域のP+拡散層２４、ゲート酸化膜２５1
〜２５4を介して重ねられたFG，CG１，CG２を
有することは、基本的に先の実施例と同じであ
る。
場合であるが、本発明はＰチヤネルにも適用でき
る。その場合の第３図ａ，ｂに対応する構造を第
４図ａ，ｂに示す。この実施例ではＮ型Si基板２
０にＮ型ウエル２１を形成し、このＮ型ウエル２
１内に全てのセルを形成している。セル構造が、
ドレイン、ソースとなるP+拡散層２２，２３、
書替え領域のP+拡散層２４、ゲート酸化膜２５1
〜２５4を介して重ねられたFG，CG１，CG２を
有することは、基本的に先の実施例と同じであ
る。
この実施例の場合、基板電位VsubはVss（＝
0V）の固定電位とする。
0V）の固定電位とする。
このメモリセルのフローテイングゲートFGへ
電子を注入する際には、２つのコントロールゲー
トCG１及びCG２をともに例えば＋20Vに上げ、
拡散層２３の電位Vsを例えば0Vに設定する。こ
れにより、FGに電子が注入されセルの閾値は正
方向にシフトする。この場合どちらか一方向のコ
ントロールゲートの電位が例えば0Vに設定され
ていると、FGと拡散層２３の間には十分な大き
さの電位差が発生せず、電子の注入は起こらな
い。
電子を注入する際には、２つのコントロールゲー
トCG１及びCG２をともに例えば＋20Vに上げ、
拡散層２３の電位Vsを例えば0Vに設定する。こ
れにより、FGに電子が注入されセルの閾値は正
方向にシフトする。この場合どちらか一方向のコ
ントロールゲートの電位が例えば0Vに設定され
ていると、FGと拡散層２３の間には十分な大き
さの電位差が発生せず、電子の注入は起こらな
い。
又一方Ｎ型ウエル２１の電位Vwは通常VDD（＝
＋5V）に設定されており、この場合だと拡散層
２３との間に形成されるPN接合には5Vの電位差
しかかからないためブレークダウンは生じない。
CG１に20Vが印加されているのでサーフエスブ
レークダウンを生じる可能性があるが、これに対
してはVs＝Vwとしてともに接地電位にしてやれ
ば、この問題は完全に解決される。Vs＝Vw＝
0Vとしても、Vsub＝0Vとバイアスされている
のでウエルと基板間に電流の流れることもない。
＋5V）に設定されており、この場合だと拡散層
２３との間に形成されるPN接合には5Vの電位差
しかかからないためブレークダウンは生じない。
CG１に20Vが印加されているのでサーフエスブ
レークダウンを生じる可能性があるが、これに対
してはVs＝Vwとしてともに接地電位にしてやれ
ば、この問題は完全に解決される。Vs＝Vw＝
0Vとしても、Vsub＝0Vとバイアスされている
のでウエルと基板間に電流の流れることもない。
次にFGより拡散層２３に電子を放出させる場
合について述べる。この場合には例えばCG１，
CG２ともに0Vを与えVs＝Vw＝20Vとする。こ
うすれば電子の放出が生じ、これによりセルの閾
値は負方向にシフトする。又CG１，CG２のいず
れか一方が20Vに設定されている場合には電子の
放出が生じない。これも従来例と同様である。基
板２０とＮ型ウエル２１間の耐圧を20V以上とす
ることは、素子の微細化と関係なく容易である。
合について述べる。この場合には例えばCG１，
CG２ともに0Vを与えVs＝Vw＝20Vとする。こ
うすれば電子の放出が生じ、これによりセルの閾
値は負方向にシフトする。又CG１，CG２のいず
れか一方が20Vに設定されている場合には電子の
放出が生じない。これも従来例と同様である。基
板２０とＮ型ウエル２１間の耐圧を20V以上とす
ることは、素子の微細化と関係なく容易である。
こうして、この実施例によつても、先の実施例
と同様の効果が得られる。
と同様の効果が得られる。
尚、以上の実施例において、何れをソース、ド
レインと称するかは、単に呼称上の問題にすぎな
い。
レインと称するかは、単に呼称上の問題にすぎな
い。
また以上の実施例では、電源電圧が5V、Ｎチ
ヤネルの場合の書込み、消去用電圧として−
15V、Ｐチヤネルの場合の書込み、消去用電圧と
して＋20Vの例を説明したが、これらの電位関係
は適宜変更し得る。
ヤネルの場合の書込み、消去用電圧として−
15V、Ｐチヤネルの場合の書込み、消去用電圧と
して＋20Vの例を説明したが、これらの電位関係
は適宜変更し得る。
またメモリセル構造としてDCセルを用いたが、
これ以外の電気的書替え可能なEEPROMに対し
ても本発明を適用できる。
これ以外の電気的書替え可能なEEPROMに対し
ても本発明を適用できる。
第１図ａ〜ｃは従来のEEPROMセルの一例を
示す平面図とその−′，−′断面図、第２
図は同じく従来の他のEEPROMセルの第１図ｃ
に対応する断面図、第３図ａ，ｂは本発明の一実
施例のEEPROMセルを第１図ｂ，ｃに対応させ
て示す断面図、第４図ａ，ｂは他の実施例の
EEPROMセルを第１図ｂ，ｃに対応させて示す
断面図である。 １０……Ｎ型Si基板、１１……Ｐ型ウエル、１
２，１３，１４……N+型拡散層、１５1〜１５4
……ゲート酸化膜、FG……フローテイングゲー
ト、CG１，CG２……コントロールゲート、２０
……Ｐ型Si基板、２１……Ｎ型ウエル、２２，２
３，２４……P+型拡散層、２５1〜２５4……ゲー
ト酸化膜。
示す平面図とその−′，−′断面図、第２
図は同じく従来の他のEEPROMセルの第１図ｃ
に対応する断面図、第３図ａ，ｂは本発明の一実
施例のEEPROMセルを第１図ｂ，ｃに対応させ
て示す断面図、第４図ａ，ｂは他の実施例の
EEPROMセルを第１図ｂ，ｃに対応させて示す
断面図である。 １０……Ｎ型Si基板、１１……Ｐ型ウエル、１
２，１３，１４……N+型拡散層、１５1〜１５4
……ゲート酸化膜、FG……フローテイングゲー
ト、CG１，CG２……コントロールゲート、２０
……Ｐ型Si基板、２１……Ｎ型ウエル、２２，２
３，２４……P+型拡散層、２５1〜２５4……ゲー
ト酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に形成された第２導
電型ウエル内に、フローテイングゲートと、これ
に容量結合するコントロールゲートと、前記フロ
ーテイングゲートとの間でトンネル効果により電
子の授受を行うべく前記ウエルに形成された第１
導電型書替え領域とからなるメモリセルをマトリ
クス状に配列形成し、前記第２導電型ウエルの電
位を動作モードに応じて適宜設定するようにした
ことを特徴とする不揮発性半導体記憶装置。 ２ メモリセルは、第１導電型のソース、ドレイ
ン領域およびソースあるいはドレイン領域と連続
的に形成されて薄いゲート酸化膜を介してフロー
テイングゲートに対向する書替え領域を有し、コ
ントロールゲートは、マトリクスの互いに直交す
る方向にそれぞれ他のメモリセルと共通接続され
る第１および第２のコントロールゲートからなる
特許請求の範囲第１項記載の不揮発性半導体記憶
装置。 ３ 第１導電型はＮ型であり、第２導電型はＰ型
であり、前記第２導電型領域からフローテイング
ゲートに電子を注入するに際し、前記第２導電型
領域及び前記ウエルの電位がともに負の同一の値
に設定される特許請求の範囲第１項記載の不揮発
性半導体記憶装置。 ４ 第１導電型はＰ型であり、第２導電型はＮ型
であり、前記第２導電型領域へフローテイングゲ
ートから電子を放出するに際し、前記第２導電型
領域及び前記ウエルの電位がともに正の同一の値
に設定される特許請求の範囲第１項記載の不揮発
性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179560A JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
| EP84306502A EP0138439B1 (en) | 1983-09-28 | 1984-09-24 | Electrically erasable programable nonvolatile semiconductor memory device having dual-control gate |
| DE8484306502T DE3483765D1 (de) | 1983-09-28 | 1984-09-24 | Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179560A JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072275A JPS6072275A (ja) | 1985-04-24 |
| JPS6310586B2 true JPS6310586B2 (ja) | 1988-03-08 |
Family
ID=16067866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179560A Granted JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072275A (ja) |
-
1983
- 1983-09-28 JP JP58179560A patent/JPS6072275A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072275A (ja) | 1985-04-24 |
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