JPS6072275A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6072275A JPS6072275A JP58179560A JP17956083A JPS6072275A JP S6072275 A JPS6072275 A JP S6072275A JP 58179560 A JP58179560 A JP 58179560A JP 17956083 A JP17956083 A JP 17956083A JP S6072275 A JPS6072275 A JP S6072275A
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- JP
- Japan
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- well
- conductivity type
- potential
- type
- floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替え可能な不揮発性半導体記憶装置
に関するものである。
に関するものである。
［発明の技術的背景とその問題点］
現在Ｅ Ｅ Ｐ ＲＯＭ （Ｅ １ｅｃｔｒｉｃａｌｌ
ｙ Ｅ ｒａｓａｂｌｅＰ ｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ Ｏｎｌｙ Ｍ ｅｍｏｒｙ ）には、電気的に
絶縁された浮遊ゲート（フローティング９ゲート）にト
ンネル電流により電荷を注入することによりメモリの内
容を書替える方式の不揮発性メモリセルが広く用いられ
ている。この様なＥＥＰＲＯＭセルに選択的にデータを
書き込んだりあるいは消去したりするには、トンネル電
流を誘起するに十分な高電圧、例えば１８Ｖ〜２５Ｖを
所望のセルに選択的に供給する必要がある。従って各メ
モリセルはこの様な高電圧に対し、十分な絶縁耐圧を保
持することが要求されこれがセルの微細化や性能の向上
に大きな妨げとなっていた。以下、この問題を図面を参
照しながら詳しく説明する。
ｙ Ｅ ｒａｓａｂｌｅＰ ｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ Ｏｎｌｙ Ｍ ｅｍｏｒｙ ）には、電気的に
絶縁された浮遊ゲート（フローティング９ゲート）にト
ンネル電流により電荷を注入することによりメモリの内
容を書替える方式の不揮発性メモリセルが広く用いられ
ている。この様なＥＥＰＲＯＭセルに選択的にデータを
書き込んだりあるいは消去したりするには、トンネル電
流を誘起するに十分な高電圧、例えば１８Ｖ〜２５Ｖを
所望のセルに選択的に供給する必要がある。従って各メ
モリセルはこの様な高電圧に対し、十分な絶縁耐圧を保
持することが要求されこれがセルの微細化や性能の向上
に大きな妨げとなっていた。以下、この問題を図面を参
照しながら詳しく説明する。
第１図（ａ ”）〜（Ｃ）は２つのコントロールゲート
を持つ、ＥＥＰＲＯＭセルの平面図及び断面図である。
を持つ、ＥＥＰＲＯＭセルの平面図及び断面図である。
このＥＥＰＲＯＭセルは、２つのコントロールゲートを
持つためＤＣセル（Ｄｕａｌ −Ｃ’δ’ｎ”ｔ ｒ
ＯＩＧａｔｅ Ｃｅ１ｌ ）と呼ばれている。７０−テ
ィングゲート（ＦＧ）は各セル毎に設けられ、これと容
量結合する第１コントロールゲート（ＣＧＩ）と第２コ
ントロールゲート（ＣＧ２）が図の様に互いに直交する
方向に共通に配置されている。これらのゲートＦＧ、Ｃ
Ｇ１．ＣＧ２は通常不純物をドープした多結晶シリコン
で形成されており、Ｐ型のＳｉ基板１内に形成されたＮ
中型の拡散層２゜３はこのメモリセルのデータを読み出
す際にはそれぞれドレイン及びソースとなる。書替え領
域には拡散層３と連続的に形成された拡散層４が設けら
れている。５１〜５４はゲート酸化膜であり、ＦＧは薄
い酸化膜５４を介して拡散層４に対向させている。この
メモリセルに選択的にデータを書き込むにはＣＧ１．Ｃ
Ｇ２を共に高電位、例えば２０Ｖとし、拡散層３を低電
位、即ちＯＶとすることにより、薄い酸化膜５４を通し
て電子をＦＧに注入することにより行っている。ＣＧ１
．０Ｇ２のいずれか一方がＯＶのセルでは書き込みが生
じない。これ、は、ＦＧと拡散層間に１−ンネル電流を
生ぜしめるに十分な電界が生じないからである。
持つためＤＣセル（Ｄｕａｌ −Ｃ’δ’ｎ”ｔ ｒ
ＯＩＧａｔｅ Ｃｅ１ｌ ）と呼ばれている。７０−テ
ィングゲート（ＦＧ）は各セル毎に設けられ、これと容
量結合する第１コントロールゲート（ＣＧＩ）と第２コ
ントロールゲート（ＣＧ２）が図の様に互いに直交する
方向に共通に配置されている。これらのゲートＦＧ、Ｃ
Ｇ１．ＣＧ２は通常不純物をドープした多結晶シリコン
で形成されており、Ｐ型のＳｉ基板１内に形成されたＮ
中型の拡散層２゜３はこのメモリセルのデータを読み出
す際にはそれぞれドレイン及びソースとなる。書替え領
域には拡散層３と連続的に形成された拡散層４が設けら
れている。５１〜５４はゲート酸化膜であり、ＦＧは薄
い酸化膜５４を介して拡散層４に対向させている。この
メモリセルに選択的にデータを書き込むにはＣＧ１．Ｃ
Ｇ２を共に高電位、例えば２０Ｖとし、拡散層３を低電
位、即ちＯＶとすることにより、薄い酸化膜５４を通し
て電子をＦＧに注入することにより行っている。ＣＧ１
．０Ｇ２のいずれか一方がＯＶのセルでは書き込みが生
じない。これ、は、ＦＧと拡散層間に１−ンネル電流を
生ぜしめるに十分な電界が生じないからである。
又、セルのデータを選択的に消去するためには、ＣＧ１
．ＣＧ２をともに、ＯＶとし、拡散層３を２０Ｖとする
ことにより、ＦＧ内の電子を薄い酸化膜５を通して放出
することにより行っている。
．ＣＧ２をともに、ＯＶとし、拡散層３を２０Ｖとする
ことにより、ＦＧ内の電子を薄い酸化膜５を通して放出
することにより行っている。
一方、基板１は通常Ｏ■に設定されているので、消去時
には拡散層３と基板１の間のＮ十Ｐ接合には高電圧２０
Ｖが印加されることになる。従って拡散層３の接合耐圧
を２０Ｖ以上にする必要がある。
には拡散層３と基板１の間のＮ十Ｐ接合には高電圧２０
Ｖが印加されることになる。従って拡散層３の接合耐圧
を２０Ｖ以上にする必要がある。
接合耐圧を決めているのは、第１図（０）の八で示した
部分のサーフェスブレークダウンで、２０Ｖ以上とする
ためにはＣＧＩ下のゲート酸化膜５２の膜厚を例えば８
００Å以上、拡散層３の接合深さくＸｊ ）を０．６〜
０．７μｍ以上とする必要がある。然し、６４にビット
、２５６にビットあるいはそれ以上の高集積化されたＥ
、 Ｅ−ＰＲＯＭを実現するためには、セルを微細化す
ることが必要であり、その為にはＣＧＩ下のゲート酸化
。
部分のサーフェスブレークダウンで、２０Ｖ以上とする
ためにはＣＧＩ下のゲート酸化膜５２の膜厚を例えば８
００Å以上、拡散層３の接合深さくＸｊ ）を０．６〜
０．７μｍ以上とする必要がある。然し、６４にビット
、２５６にビットあるいはそれ以上の高集積化されたＥ
、 Ｅ−ＰＲＯＭを実現するためには、セルを微細化す
ることが必要であり、その為にはＣＧＩ下のゲート酸化
。
′、や−
膜５２はもつと薄くする必要があり、又Ｘｊもさらに浅
くする必要がある。
くする必要がある。
この様な要請を満たすべく例えば第２図に示した様な構
造が採用されている。第２図は第１図（Ｃ）の断面図に
相当する断面を示している。この構造ではＣＧＩ近傍に
は不純物濃度の低いＮ−拡散層６，７が形成されており
、このためゲート酸化膜５２を８００Å以下にうずくし
てもサーフェス・ブレークダウン電圧を２０Ｖ以上にす
ることが可能となる。
造が採用されている。第２図は第１図（Ｃ）の断面図に
相当する断面を示している。この構造ではＣＧＩ近傍に
は不純物濃度の低いＮ−拡散層６，７が形成されており
、このためゲート酸化膜５２を８００Å以下にうずくし
てもサーフェス・ブレークダウン電圧を２０Ｖ以上にす
ることが可能となる。
しかし、この構造を用いた場合、Ｎ−拡散層６゜７の部
分はＮ十拡散層２．３にくらべて通常抵抗が高くなるの
で読み出しに際しセルの電流を減少させ、読み出しの速
度を遅くしたり、又動作マージンを小さくするなどの問
題があった。又さらに微細化した場合にはＮ−拡散層の
抵抗は更に大きくなりこれらの不都合はより深刻になる
。加えてこの構造の問題は、Ｎ′″拡散層６．７の形成
のためのマスク合せ工程が入る。ため工程が複雑さを増
し、又且つＮ−拡散層形成のための余分の面積を必要と
するためセルの微細化、高集積化の大きなさまたげとな
っていたことなどである。
分はＮ十拡散層２．３にくらべて通常抵抗が高くなるの
で読み出しに際しセルの電流を減少させ、読み出しの速
度を遅くしたり、又動作マージンを小さくするなどの問
題があった。又さらに微細化した場合にはＮ−拡散層の
抵抗は更に大きくなりこれらの不都合はより深刻になる
。加えてこの構造の問題は、Ｎ′″拡散層６．７の形成
のためのマスク合せ工程が入る。ため工程が複雑さを増
し、又且つＮ−拡散層形成のための余分の面積を必要と
するためセルの微細化、高集積化の大きなさまたげとな
っていたことなどである。
［発明の目的］
本発明は以上の点に鑑みなされたものであり、十分な耐
圧を保持しながらメモリセルの微細化、高集積化を図っ
た不揮発性半導体記憶装置を提供るすことを目的とする
。
圧を保持しながらメモリセルの微細化、高集積化を図っ
た不揮発性半導体記憶装置を提供るすことを目的とする
。
［発明の概要］
本発明はマトリクス状に配置される電気的書替え可能な
不揮発性メモリセルのすべてを、第１導電型半導体基板
内に形成された共通の第２導電型ウエル内に集積して、
動作モードに応じて上記第２導電型ウエルの電位を適宜
設定するようにしたことを特徴としている。
不揮発性メモリセルのすべてを、第１導電型半導体基板
内に形成された共通の第２導電型ウエル内に集積して、
動作モードに応じて上記第２導電型ウエルの電位を適宜
設定するようにしたことを特徴としている。
［発明の効果］
本発明によれば、従来固定電位とされていた基板をウェ
ル構造として、動作モードに応じてウェルの電位を選ぶ
ことにより、メモリセル部でのサーフェスブレークダウ
ン現象を防止することができる。これによりセルの読出
し特性を悪化させた２７゜ す、あるいは工程を複雑化させることなくメモリセルの
微細化と高集積化を実現することが可能となった。
ル構造として、動作モードに応じてウェルの電位を選ぶ
ことにより、メモリセル部でのサーフェスブレークダウ
ン現象を防止することができる。これによりセルの読出
し特性を悪化させた２７゜ す、あるいは工程を複雑化させることなくメモリセルの
微細化と高集積化を実現することが可能となった。
［発明の実施例］
以下本発明の一実施例を第３図を用いて説明する。第３
図（ａ）、（ｂ）はＮ型Ｓｉ基板１０内に形成されたＰ
型ウェル１１内に形成されたＥＥＰＲＯＭセルの第１図
（ｂ）、（ｃ）に対応する断面を示している。図面には
便宜上基板周辺にある１個のセルしか示していないが、
マトリクス状に配置された複数個のセルがすべて同一の
Ｐ型ウェル１１内に形成されている。セルの構造は従来
と同様であり、トレイン、ソースとなるＮ÷拡散・層１
２．１３、書替え領域のＮ十拡散層１４、ゲート酸化膜
１５１〜１５４を介して重ねられたＦＧ、ＣＧ１．ＣＧ
２を有する。
図（ａ）、（ｂ）はＮ型Ｓｉ基板１０内に形成されたＰ
型ウェル１１内に形成されたＥＥＰＲＯＭセルの第１図
（ｂ）、（ｃ）に対応する断面を示している。図面には
便宜上基板周辺にある１個のセルしか示していないが、
マトリクス状に配置された複数個のセルがすべて同一の
Ｐ型ウェル１１内に形成されている。セルの構造は従来
と同様であり、トレイン、ソースとなるＮ÷拡散・層１
２．１３、書替え領域のＮ十拡散層１４、ゲート酸化膜
１５１〜１５４を介して重ねられたＦＧ、ＣＧ１．ＣＧ
２を有する。
このメモリセルの動作を説明する。基板電位Ｖ ｓｕｂ
はＶｏｏ、（＝＋５Ｖ）の固定電位とする。
はＶｏｏ、（＝＋５Ｖ）の固定電位とする。
まずフローティングゲートＦＧから電子を放出する場合
には、ＣＧＩ及びＣＧ２をともに例えば−１５Ｖに設定
し、拡散層１３の電位Ｖｓを例えば＋５Ｖに設定する。
には、ＣＧＩ及びＣＧ２をともに例えば−１５Ｖに設定
し、拡散層１３の電位Ｖｓを例えば＋５Ｖに設定する。
この場合セルの各電極間の電位関係は従来例とほぼ同じ
になり、はぼ同様に電子が放出されセルの閾値は負方向
にシフトする。
になり、はぼ同様に電子が放出されセルの閾値は負方向
にシフトする。
この場合どちらか一方のコントロールゲートの電位が例
えば＋５■に設定されていると、ＦＧと拡散層１３間に
は十分な電位差が発生せず、電子の放出は起こらない。
えば＋５■に設定されていると、ＦＧと拡散層１３間に
は十分な電位差が発生せず、電子の放出は起こらない。
又一方、Ｐ型ウェル１１の電位ＶＷは通常ＶＳＳ（＝Ｏ
Ｖ）に設定されており、この場合だと拡散層１３との間
に形成されるＰＮ接合には５ｖの電位差しかかからない
ため、ブレークダウンは生じない。ただＣＧ’ｌは１２
−１５Ｖが印加されている為、サーフェスブレークダウ
ンが生じる可能性はある。これに対しては、Ｖｓ＝、Ｖ
ｗとして、ともに５■まで上昇させてやればサーフェス
ブレークダウンを完全に回避することが可能となる。
Ｖ）に設定されており、この場合だと拡散層１３との間
に形成されるＰＮ接合には５ｖの電位差しかかからない
ため、ブレークダウンは生じない。ただＣＧ’ｌは１２
−１５Ｖが印加されている為、サーフェスブレークダウ
ンが生じる可能性はある。これに対しては、Ｖｓ＝、Ｖ
ｗとして、ともに５■まで上昇させてやればサーフェス
ブレークダウンを完全に回避することが可能となる。
Ｖｓ ＝Ｖｗ ＝５ＶとしてもＶｓｕｂ＝５Ｖにバイア
スされているため、ウェルと基板間で電流の流れること
もない。
スされているため、ウェルと基板間で電流の流れること
もない。
次にＦＧに電子を注入する場合につい、て述べる。
この場合は例えばＣＧ１．ＣＧ２ともに＋５Ｖを与え、
Ｖｓ ＝Ｖｗ ＝−１５Ｖとする。これによりセルの各
電極間の電位関係は従来例とほぼ同様となり、はぼ同様
に電子が注入されてセルの閾値が正方向にシフトする。
Ｖｓ ＝Ｖｗ ＝−１５Ｖとする。これによりセルの各
電極間の電位関係は従来例とほぼ同様となり、はぼ同様
に電子が注入されてセルの閾値が正方向にシフトする。
又、ＣＧ１．ＣＧ２のいずれか一方が一１５Ｖに設定さ
れているセルでは電子の注入が生じないのも従来例と同
様である。この場合、Ｐ型ウェル１１と基板１０間のＰ
Ｎ接合に１５Ｖが印加されるのみであり、ウェルの耐圧
はセルの微細化とは関係なく、常に１５Ｖより大きくす
ることが可能であるから、やはりブレークダウンの問題
は全く生じない。
れているセルでは電子の注入が生じないのも従来例と同
様である。この場合、Ｐ型ウェル１１と基板１０間のＰ
Ｎ接合に１５Ｖが印加されるのみであり、ウェルの耐圧
はセルの微細化とは関係なく、常に１５Ｖより大きくす
ることが可能であるから、やはりブレークダウンの問題
は全く生じない。
以上述べた様に本実施例に於ては、セルに於けるサーフ
ェスブレークダウン現象を合理的に回避することが出来
るため、セル部のゲート酸化膜の膜厚や接合深さ等を、
セルの微細化に合せて自由に設定することができ、セル
の微細化にとって極めて有利である。又第２図で示した
従来例の如く余分のＮ−拡散層を設けて耐圧を上げる必
要がないため、製造プロセスが複雑になったり又セルの
読出し特性を劣化させたりすることがないなどの特徴を
持っている。
ェスブレークダウン現象を合理的に回避することが出来
るため、セル部のゲート酸化膜の膜厚や接合深さ等を、
セルの微細化に合せて自由に設定することができ、セル
の微細化にとって極めて有利である。又第２図で示した
従来例の如く余分のＮ−拡散層を設けて耐圧を上げる必
要がないため、製造プロセスが複雑になったり又セルの
読出し特性を劣化させたりすることがないなどの特徴を
持っている。
又、本実施例の如くＮ型基板を用いてＰ型ウェルを形成
した場合には、負の電位をチップ内で発生させたり、又
、デコードして必要なコントロールゲートにのみ供給す
ることが容易である。なぜなら負の電位はＰ型ウェル領
域に電荷を蓄積させることによりチップ内で発生させる
ことができ、又他のＱｖｏｌｔにバイアスされているウ
ェルとはｎ型の基板で電気的に分離されているからであ
る。
した場合には、負の電位をチップ内で発生させたり、又
、デコードして必要なコントロールゲートにのみ供給す
ることが容易である。なぜなら負の電位はＰ型ウェル領
域に電荷を蓄積させることによりチップ内で発生させる
ことができ、又他のＱｖｏｌｔにバイアスされているウ
ェルとはｎ型の基板で電気的に分離されているからであ
る。
上記実施例は、ＥＥＦＲＯＭセルがＮチャネルの場合で
あるが、本発明はＰチャネルにも適用できる。その場合
の第３図（ａ）、（ｂ）に対応する＠造を第４図（ａ＞
、（ｂ）に示す。この実施例ではＰ型Ｓ１基板２０にＮ
型ウェル２１を形成し、このＮ型ウェル２１内に全ての
セルを形成している。セル構造が、ドレイン、ソー亥と
なるＰ十数散層２２，２３、書替え領域のＰ十数散層２
４、ゲート酸化膜２５１〜２５４を介して重ねられたＦ
Ｇ、ＣＧ１．ＣＧ２を有するど′とは、基本的に先の実
施例と同じである。
あるが、本発明はＰチャネルにも適用できる。その場合
の第３図（ａ）、（ｂ）に対応する＠造を第４図（ａ＞
、（ｂ）に示す。この実施例ではＰ型Ｓ１基板２０にＮ
型ウェル２１を形成し、このＮ型ウェル２１内に全ての
セルを形成している。セル構造が、ドレイン、ソー亥と
なるＰ十数散層２２，２３、書替え領域のＰ十数散層２
４、ゲート酸化膜２５１〜２５４を介して重ねられたＦ
Ｇ、ＣＧ１．ＣＧ２を有するど′とは、基本的に先の実
施例と同じである。
ＯＶ）の固定電位とする。
このメモリセルのフローティングゲートＦＧへ電子を注
入する際には、２つのコントロールゲートＣＧ１及びＣ
Ｇ２をともに例えば＋２０Ｖに上げ、拡散層２３の電位
Ｖｓを例えばＯｖに設定する。これにより、ＦＧに電子
が注入されセルの閾値は正方向にシフトする。この場合
どちらか一方向のコントロールゲートの電位が例えばＯ
Ｖに設定されていると、ＦＧと拡散層２３の間には十分
な大きさの電位差が発生せず、電子の注入は起こらない
。
入する際には、２つのコントロールゲートＣＧ１及びＣ
Ｇ２をともに例えば＋２０Ｖに上げ、拡散層２３の電位
Ｖｓを例えばＯｖに設定する。これにより、ＦＧに電子
が注入されセルの閾値は正方向にシフトする。この場合
どちらか一方向のコントロールゲートの電位が例えばＯ
Ｖに設定されていると、ＦＧと拡散層２３の間には十分
な大きさの電位差が発生せず、電子の注入は起こらない
。
又一方Ｎ型ウェル２１の電位Ｖｗは通常■。。
（＝＋５Ｖ）に設定されており、この場合だと拡散層２
３との間に形成されるＰＮ接合には５■の電位差しかか
からないためブレークダウンは生じない。ＣＧＩに２０
Ｖが印加されているのでサーフェスブレークダウンが生
じる可能性があるが、これに対してはＶｓ−Ｖｗとして
ともに接地電位にしてやれば、この問題は完全に解決さ
れる。
３との間に形成されるＰＮ接合には５■の電位差しかか
からないためブレークダウンは生じない。ＣＧＩに２０
Ｖが印加されているのでサーフェスブレークダウンが生
じる可能性があるが、これに対してはＶｓ−Ｖｗとして
ともに接地電位にしてやれば、この問題は完全に解決さ
れる。
Ｖｓ ＝Ｖｗ ＝ＯＶとしても、■５ｕｂ＝ＯＶとバイ
アスされているのでウェルと基板間に電流の流れること
もない。
アスされているのでウェルと基板間に電流の流れること
もない。
次にＦＧより拡散層２３に電子を放出させる場合につい
て述べる。この場合には例えばＣＧＩ。
て述べる。この場合には例えばＣＧＩ。
ＣＧ２ともに０■を与えＶｓ −Ｖｗ−２０Ｖとする。
こうすれば電子の放出が生じ、これによりセルの閾値は
負方向にシフトする。又ＣＧ１．ＣＧ ２のいずれか一
方が２０Ｖに設定されている場合には電子の放出が生じ
ない。これも従来例と同様である。基板２０とＮ型ウェ
ル２１間の耐圧を２０Ｖ以上とすることは、素子の微細
化と関係なく容易である。
負方向にシフトする。又ＣＧ１．ＣＧ ２のいずれか一
方が２０Ｖに設定されている場合には電子の放出が生じ
ない。これも従来例と同様である。基板２０とＮ型ウェ
ル２１間の耐圧を２０Ｖ以上とすることは、素子の微細
化と関係なく容易である。
こうして、この実施例によっても、先の実施例と同様の
効果が得られる。
効果が得られる。
尚、以上の実施例において、何れをソー支、ドレインと
称するかは、単に呼称上の問題にすぎな−い。
称するかは、単に呼称上の問題にすぎな−い。
また以上の実施例では、電ｉ電圧が５■、Ｎチャネルの
場合の書込み、消去用電圧として一１５■、Ｐチャネル
の場合の書込み、消去用電圧として＋２０Ｖの例を説明
したが、これらの電位関係は適宜変更し得る。
場合の書込み、消去用電圧として一１５■、Ｐチャネル
の場合の書込み、消去用電圧として＋２０Ｖの例を説明
したが、これらの電位関係は適宜変更し得る。
またメモリセル構造としてＤＣセルを用０たｈく、これ
以外の電気的書替え可能なＥＥＰＲＯＭに対しても本発
明を適用できる。
以外の電気的書替え可能なＥＥＰＲＯＭに対しても本発
明を適用できる。
第１図（ａ）〜（Ｃ）は従来のＥＥＰＲＯＭセルの一例
を示す平面図とその１−Ｉ’ 、Ｉｔ −ｎ’断面図、
第２図は同じ〈従来の他のＥＥＰＲＯＭセルの第１図（
Ｃ）に対応する断面図、第３図（ａ＞、（ｂ）は本発゛
明の一実施例のＥＥＰＲＯＭセルを第１図（ｂ）、（ｃ
）に対応させて示す断面図、第４図（ａ）、（ｂ）は他
の実施例のＥＥＰＲＯＭセルを第１図（ｂ）、（Ｃ）ｌ
こ対応させて示す断面図である。 １０・・・Ｎ型Ｓｉｌ板、１１・・・Ｐ型つェル、１２
゜１３．１４・・・Ｎ＋型型数散層１５１〜１５４・・
・ゲート酸化膜、ＦＧ・・・フローテイングゲ−１−１
ＣＧ１．ＣＧ２・・・コントロールゲート、２０・・・
ρ型Ｓｉ基板、２１・・・Ｎ型ウェル、２２．２３゜２
４・・・Ｐ中型拡散層、２５１〜２５４・・・ゲート酸
化膜。 出願人代理人 弁理士 鈴江武彦 第１図 し■・ 第２図
を示す平面図とその１−Ｉ’ 、Ｉｔ −ｎ’断面図、
第２図は同じ〈従来の他のＥＥＰＲＯＭセルの第１図（
Ｃ）に対応する断面図、第３図（ａ＞、（ｂ）は本発゛
明の一実施例のＥＥＰＲＯＭセルを第１図（ｂ）、（ｃ
）に対応させて示す断面図、第４図（ａ）、（ｂ）は他
の実施例のＥＥＰＲＯＭセルを第１図（ｂ）、（Ｃ）ｌ
こ対応させて示す断面図である。 １０・・・Ｎ型Ｓｉｌ板、１１・・・Ｐ型つェル、１２
゜１３．１４・・・Ｎ＋型型数散層１５１〜１５４・・
・ゲート酸化膜、ＦＧ・・・フローテイングゲ−１−１
ＣＧ１．ＣＧ２・・・コントロールゲート、２０・・・
ρ型Ｓｉ基板、２１・・・Ｎ型ウェル、２２．２３゜２
４・・・Ｐ中型拡散層、２５１〜２５４・・・ゲート酸
化膜。 出願人代理人 弁理士 鈴江武彦 第１図 し■・ 第２図
Claims (1)
- 【特許請求の範囲】 （１）第１導電型の半導体基板に形成された第２導電型
ウエル内に、フローティングゲートと、これに容量結合
するコントロールゲートと、前記フローティングゲー１
〜との間で１−ンネル効果により電子の授受を行うべく
前記ウェルに形成された第１導電型書替え領域とからな
るメモリセルをマトリクス状に配列船成し、前記第２導
電型ウエルの電位を動作モードに応じて適宜設定するよ
うにしたことを特徴とづる不揮発性半導体記憶装置。 （２１メモリセルは、第１導電型のソース、ドレイン領
域およびソースあるいはトレイン領域と連続的に形成さ
れて薄いゲート酸化膜を介し−でフローティングゲート
に対向する書替え領域を有し、コントロールゲートは、
マトリクスの互いに直交する方向にそれぞれ他のメモリ
セルと共］接続される第１および第２のコン１〜ロール
ゲートからなる特許請求の範囲第１項記載の不揮発性半
導体記憶装置。 （３）第１導電型はＮ型であり、第２導電型はＰ型であ
り、前記第２導電型領域からフローティングゲートに電
子を注入するに際し、前記第２導電型領域及び前記ウェ
ルの電位がともに負の同一の値に設定される特許請求の
範囲第１項記載の不揮発性半導体記憶装置。 （４）第１導電型はＰ型であり、第２導電型はＮ型であ
り、前記第２導電型領域ヘフローテイングゲートから電
子を放出するに際し、前記第２導電型領域及び前記ウェ
ルの電位がともに正の同一の値に設定される特許請求の
範囲第１項記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179560A JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
| EP84306502A EP0138439B1 (en) | 1983-09-28 | 1984-09-24 | Electrically erasable programable nonvolatile semiconductor memory device having dual-control gate |
| DE8484306502T DE3483765D1 (de) | 1983-09-28 | 1984-09-24 | Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179560A JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072275A true JPS6072275A (ja) | 1985-04-24 |
| JPS6310586B2 JPS6310586B2 (ja) | 1988-03-08 |
Family
ID=16067866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179560A Granted JPS6072275A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072275A (ja) |
-
1983
- 1983-09-28 JP JP58179560A patent/JPS6072275A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310586B2 (ja) | 1988-03-08 |
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