JPS63107149A - マルチチツプモジユ−ル - Google Patents
マルチチツプモジユ−ルInfo
- Publication number
- JPS63107149A JPS63107149A JP61251734A JP25173486A JPS63107149A JP S63107149 A JPS63107149 A JP S63107149A JP 61251734 A JP61251734 A JP 61251734A JP 25173486 A JP25173486 A JP 25173486A JP S63107149 A JPS63107149 A JP S63107149A
- Authority
- JP
- Japan
- Prior art keywords
- base
- lead frame
- bonding
- wiring board
- chip module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチチップモジエールに関し、特に。
いわゆるＳｉ ｏｎ Ｓｉ方式によるマルチチップ
モジュールにおける改良技術に関する。
モジュールにおける改良技術に関する。
従来提唱されているＳｉ ｏｎ Ｓｉ方式によるマ
ルチチップモジュールの主要構造は次の通りである。
ルチチップモジュールの主要構造は次の通りである。
すなわち、例えはマザーチップと称されるＳｉ系配線基
板に、メモリ素子や論理素子の半導体素子（チップ）を
マルチに、当該素子の突起電極（バンプ）により、接合
し、当該配線基板の反対面をベースに接合し、当該配線
基板とダム（ポツティング枠）との間に介装したリード
フレームと当該配線基板とｔボンディングワイヤにより
接続し、シリコーンゲルな当該ダム内側にポツティング
して、熱硬化後、ダムにキャップを取付し、さらに、ベ
ースの裏面に放熱フィンを取付けして成る。なお、当該
マルチチップモジュールについて述べた文献の例として
は、日経マグロウヒル社刊［日経エレクトロニクス４１
９８４年１１月号があげられろ。
板に、メモリ素子や論理素子の半導体素子（チップ）を
マルチに、当該素子の突起電極（バンプ）により、接合
し、当該配線基板の反対面をベースに接合し、当該配線
基板とダム（ポツティング枠）との間に介装したリード
フレームと当該配線基板とｔボンディングワイヤにより
接続し、シリコーンゲルな当該ダム内側にポツティング
して、熱硬化後、ダムにキャップを取付し、さらに、ベ
ースの裏面に放熱フィンを取付けして成る。なお、当該
マルチチップモジュールについて述べた文献の例として
は、日経マグロウヒル社刊［日経エレクトロニクス４１
９８４年１１月号があげられろ。
上記マルチチップモジニーｙにあっては、ベースとリー
ドフレームとをそれぞれディスリート部品として個別に
そろえ、そして、ベースに低融点ガラスを塗布し、また
、ダムにも低融点ガラスを塗布しておき、これらベース
とダムとの間にリードフレームを介装させ、当該低融点
ガラスを加熱炉で溶融させて、それぞれを接合させる方
式かとられている。
ドフレームとをそれぞれディスリート部品として個別に
そろえ、そして、ベースに低融点ガラスを塗布し、また
、ダムにも低融点ガラスを塗布しておき、これらベース
とダムとの間にリードフレームを介装させ、当該低融点
ガラスを加熱炉で溶融させて、それぞれを接合させる方
式かとられている。
そのため、組立部品の接合工程が多くなるという難点が
ある。
ある。
また、接合のための低融点ガラスやボッティン、グ枠を
そろえる必要があり１組立部品の点数も多くならざるを
得ない。
そろえる必要があり１組立部品の点数も多くならざるを
得ない。
本発明は組立工程な堡略化し、また、組立部品点数を低
減したマルチチップモジエールを提供することを目的と
する。
減したマルチチップモジエールを提供することを目的と
する。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では、予じめベースとリードフレーム
とをプラスチック製モールド部材により、一体構造のも
のとなしておき、当該基体を用いて順次マルチチップモ
ジエールを構成するようにする。当該基体は、ベース上
にリードフレームを載置し、ベースの上下周辺部にプラ
スチックをモールドすることにより形成されている。
とをプラスチック製モールド部材により、一体構造のも
のとなしておき、当該基体を用いて順次マルチチップモ
ジエールを構成するようにする。当該基体は、ベース上
にリードフレームを載置し、ベースの上下周辺部にプラ
スチックをモールドすることにより形成されている。
これにより、ベースとリードフレームとは一体となって
いるので、これらを接合する低融点ガラスが不要となり
、従来のごときベースに低融点ガラスｙａ’塗布丁石工
程が省略され、また、当該モールド部材がダムの役目を
するのでダムか不要となり、従って、ダムへの低融点ガ
ラスの塗布、ダムの接合工程も不要となり、工程が簡略
化され、かつ、組立部品数を低減することかできた。
いるので、これらを接合する低融点ガラスが不要となり
、従来のごときベースに低融点ガラスｙａ’塗布丁石工
程が省略され、また、当該モールド部材がダムの役目を
するのでダムか不要となり、従って、ダムへの低融点ガ
ラスの塗布、ダムの接合工程も不要となり、工程が簡略
化され、かつ、組立部品数を低減することかできた。
次に、本発明を１図面に示す実施例に基づいて説明する
。
。
第２図に示すように、予め、ベース１１）上に、その一
部（２人）を当該ベース（１１上に、その他部（２Ｂ）
を当該ベース（１）の外部に突出てるようにして、リー
ドフレーム（２）を載置し、当該ベース（１）とリード
フレーム（２１の−Ｗ（ｚＡ）とを、当該ベース＋１１
の上下周辺部にモールドしたプラスチック製モールド部
材（３１により挾持させて、パッケージ基体（４１を構
成しておく。
部（２人）を当該ベース（１１上に、その他部（２Ｂ）
を当該ベース（１）の外部に突出てるようにして、リー
ドフレーム（２）を載置し、当該ベース（１）とリード
フレーム（２１の−Ｗ（ｚＡ）とを、当該ベース＋１１
の上下周辺部にモールドしたプラスチック製モールド部
材（３１により挾持させて、パッケージ基体（４１を構
成しておく。
当該ベース（１１は、例えばＳｉＣ基板により構成され
る。
る。
リードフレーム（２）は、例えばＮ ｉ −Ｆ ｅ系合
金やＣｕ系合金により構成されている。該リードフレー
ム（２）の詳細な図示は省略されているが、当該リード
フレームは図示のごときリード部（２人）（２Ｂ）の他
に、これらリードを連結するダムやフレーム部などを有
して成る。
金やＣｕ系合金により構成されている。該リードフレー
ム（２）の詳細な図示は省略されているが、当該リード
フレームは図示のごときリード部（２人）（２Ｂ）の他
に、これらリードを連結するダムやフレーム部などを有
して成る。
当該プラスチック製モールド部材（３）は、ベース（１
１上にリードフレーム（２）’ｖａｓｔ、たものを、ト
ランスファーモールド成型金型などの金型内に収納し、
樹脂例えばエポキシ樹脂をモールドすることにより形成
することかできる。
１上にリードフレーム（２）’ｖａｓｔ、たものを、ト
ランスファーモールド成型金型などの金型内に収納し、
樹脂例えばエポキシ樹脂をモールドすることにより形成
することかできる。
第１図はかかるパッケージ基体（４）を使用して成る本
発明の実施例を示すマルチチップモジュールの構成断面
図で、第２図に示すパッケージ基体（４１の実装面（５
）に、第１図に示すように、半導体素子（６）をその突
起電極（７）により接合してなる配緑基版（８）の裏面
を接合する。半導体素子（チップ）（６）は、例えばシ
リコン単結晶基板から成り、周知の技術によってこのチ
ップ内には多数の回路素子が形成され、１つの回路機能
が与えられている。回路素子の具体例は、例えはＭＯＳ
トランジスタから放り、これらの回路素子によって、例
えば論理回路およびメモリの回路機能が形成されている
。
発明の実施例を示すマルチチップモジュールの構成断面
図で、第２図に示すパッケージ基体（４１の実装面（５
）に、第１図に示すように、半導体素子（６）をその突
起電極（７）により接合してなる配緑基版（８）の裏面
を接合する。半導体素子（チップ）（６）は、例えばシ
リコン単結晶基板から成り、周知の技術によってこのチ
ップ内には多数の回路素子が形成され、１つの回路機能
が与えられている。回路素子の具体例は、例えはＭＯＳ
トランジスタから放り、これらの回路素子によって、例
えば論理回路およびメモリの回路機能が形成されている
。
当該素子（６）は、メモリ素子や論理回路などが組合さ
れ、マルチに当該配線基板（８）に接合される。
れ、マルチに当該配線基板（８）に接合される。
当該突起電極（７）の例としては、チップ０内Ａ！を極
配線（パッド）上にバリヤ金属（Ｃｒ−Ｃｕ−Ａｕ ）
！介して半球状の半田バンプを形成してなる場合があげ
られる。いわゆるＣＣＢ（コンドロールド・コラップス
・ボンディング）接続が用いられる。
配線（パッド）上にバリヤ金属（Ｃｒ−Ｃｕ−Ａｕ ）
！介して半球状の半田バンプを形成してなる場合があげ
られる。いわゆるＣＣＢ（コンドロールド・コラップス
・ボンディング）接続が用いられる。
配線基板（８）は１例えばＳｉウェハに所定の配線を構
成したものか例示される。配線基板（８）とリードフレ
ーム（２）のインナーリード（２Ａ）とをボンディング
ワイヤ（９）により接続する。これにより、半導体素子
（６）内の内部配線は、突起電極（７）、配線基板（８
）の当該配線、ボンディングワイヤ（９）、リードフレ
ーム（２（を経由して外部に引き出してることが可能と
なる。
成したものか例示される。配線基板（８）とリードフレ
ーム（２）のインナーリード（２Ａ）とをボンディング
ワイヤ（９）により接続する。これにより、半導体素子
（６）内の内部配線は、突起電極（７）、配線基板（８
）の当該配線、ボンディングワイヤ（９）、リードフレ
ーム（２（を経由して外部に引き出してることが可能と
なる。
パッケージ基体（４）の実装面（５）側のプラスチック
製モールド部材（３）により区画された内部に、当該モ
ールド部材ｆ３１’＆、シリコーンゲルのボッティング
の際の流れ止めとして用いて、シリコーンゲルａＱｌヲ
ボッティングする。
製モールド部材（３）により区画された内部に、当該モ
ールド部材ｆ３１’＆、シリコーンゲルのボッティング
の際の流れ止めとして用いて、シリコーンゲルａＱｌヲ
ボッティングする。
本発明に使用されるシリコーン（系）ゲルＵ■としては
、従来エレクトロニクスあるいはオプティカルファイバ
ー用シリコーンコーディング剤として市販されていたも
のを使用でき、例えばシリコーンゲルはＩＣメモリのソ
フトエラ一対策用として用いられていた。
、従来エレクトロニクスあるいはオプティカルファイバ
ー用シリコーンコーディング剤として市販されていたも
のを使用でき、例えばシリコーンゲルはＩＣメモリのソ
フトエラ一対策用として用いられていた。
本発明はこれを封止材料として使用せんとするものであ
る。
る。
ゲルは、その加熱硬化前はリキッド状態であり、１液タ
イプ、２液タイプがあり１例えば主剤と硬化剤とからな
る２液タイプの場合、これら！混合すると反応硬化（架
橋反応）シ、硬化物を得る。
イプ、２液タイプがあり１例えば主剤と硬化剤とからな
る２液タイプの場合、これら！混合すると反応硬化（架
橋反応）シ、硬化物を得る。
硬化システムとしては次の反応式で示す様に、締金型、
付加型、紫外線硬化型がある。
付加型、紫外線硬化型がある。
縮合型
＋ＲＯＨ
Ｃａｔ：５ｎ−Ｔｉ系触媒
Ｒ：例えば
アルキル基（以下同じ）
付加型
ＣＨｔ ＣＨＩ −８ｉ−
紫外線硬化型
硬化物を得るに、加熱（ベーク）−ｆるとゴム化が進む
。
。
本発明に使用されるシリコーン系ゲルはシリコーンゴム
やシリコーンオイルと架橋密度が異なるものである。
やシリコーンオイルと架橋密度が異なるものである。
例えば架橋密度の大小からみるとゴムが架橋密度が一番
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
架橋密度は一般に針入度計を用いて測定され、針入度計
についてはＪＩＳＫ２８０８に規定され、それに使用さ
れろ針についてはＡＳＴＭＤ１３２１に規格がある。
についてはＪＩＳＫ２８０８に規定され、それに使用さ
れろ針についてはＡＳＴＭＤ１３２１に規格がある。
針入度からみて、一般に、ゲルは４０〜２００朋の範囲
、オイルは２００ｍ１＋以上であり、ゲルの硬化反応の
促進によりゴム化が起こり、ゴムと称されているものは
一般に針入度４０朋以下である。
、オイルは２００ｍ１＋以上であり、ゲルの硬化反応の
促進によりゴム化が起こり、ゴムと称されているものは
一般に針入度４０朋以下である。
本発明に使用されるシリコーン系ゲル０■には前記の如
く、市販のものが使用され、例えば信越化学工業社１Ｋ
ＪＲ９０１０，Ｘ−３５−１００、東しシリコーン社ｆ
ｆＪｃＲ６１１０などが使用できる。
く、市販のものが使用され、例えば信越化学工業社１Ｋ
ＪＲ９０１０，Ｘ−３５−１００、東しシリコーン社ｆ
ｆＪｃＲ６１１０などが使用できる。
上記Ｘ−３５−１００（Ａ（主剤）、Ｂ（硬化剤）２液
タイプ、針入度１００〕の硬化反応機構は白金付加型で
、２液低温高温用ゲルで一７５〜２５０Ｃの温度範囲で
使用できる。
タイプ、針入度１００〕の硬化反応機構は白金付加型で
、２液低温高温用ゲルで一７５〜２５０Ｃの温度範囲で
使用できる。
当該シリコーンゲルααは極めて耐湿性が良好である。
しかし、当該ゲルαＣは柔軟であり、半導体素子（６）
などを機械的に保護するために、キャップ（１１１を、
前記モールド部材（３）に、接合材料（１ｚにより取付
けてる。
などを機械的に保護するために、キャップ（１１１を、
前記モールド部材（３）に、接合材料（１ｚにより取付
けてる。
キャップｑυは、例えば金属により構成される。
当該接合材料（１２）は、例えばシリコーン系ゴム接着
剤が使用される。ベースｉｌ＋の裏面に、放熱フィンα
Ｊを取付けてる。
剤が使用される。ベースｉｌ＋の裏面に、放熱フィンα
Ｊを取付けてる。
本発明では、ベース（１）とリードフレーム（２１とを
プラスチックモールド成形によるプラスチック製モール
ド部材（３）により一体化してあり、また、当該モール
ド部材（３）が従来のダムを役目をするので、従来のご
とく、ベースにガラスを塗布、また、ダムにもガラスを
塗布し、これらベースとダム間にリードフレームを介装
させ、当該ガラスを溶融させて接合する工程が省略され
、接合のためのガラスも、かつ個別部品としてのダムも
不要となり、従−て、組立工程が簡略化されると共に組
立部品点数も低減することかできた。
プラスチックモールド成形によるプラスチック製モール
ド部材（３）により一体化してあり、また、当該モール
ド部材（３）が従来のダムを役目をするので、従来のご
とく、ベースにガラスを塗布、また、ダムにもガラスを
塗布し、これらベースとダム間にリードフレームを介装
させ、当該ガラスを溶融させて接合する工程が省略され
、接合のためのガラスも、かつ個別部品としてのダムも
不要となり、従−て、組立工程が簡略化されると共に組
立部品点数も低減することかできた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが１本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。
て得られる効果を簡単に説明すれば、下記のとうりであ
る。
本発明によれば組立工程が簡略化され、組立部品数を低
減することかできるマルチチップモジ−一ルを提供する
ことができた。
減することかできるマルチチップモジ−一ルを提供する
ことができた。
第１図は本発明の実施例を示す構成断面図、第２図は本
発明の実施例を示′″ｒ要部断面図である。 １・・・ベース、２・・・ＩＪ −）”フレーム、３・
・・プラスチック製モールド部材、４・・・パッケージ
基体、５・・・パッケージ基体実装面、６・・・半導体
素子、７・・・突起電極、８・・・配線基板、９・・・
ボンディングワイヤ、１０・・・シリコーンゲル、１１
・・・キャップ、１２・・・接合材料、１３・・・放熱
フィン。 第 １ 図
発明の実施例を示′″ｒ要部断面図である。 １・・・ベース、２・・・ＩＪ −）”フレーム、３・
・・プラスチック製モールド部材、４・・・パッケージ
基体、５・・・パッケージ基体実装面、６・・・半導体
素子、７・・・突起電極、８・・・配線基板、９・・・
ボンディングワイヤ、１０・・・シリコーンゲル、１１
・・・キャップ、１２・・・接合材料、１３・・・放熱
フィン。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １ 予じめベース上に、その一部を当該ベース上に、そ
の他部を当該ベースの外部に突出して、リードフレーム
を載置し、当該ベースとリードフレームの前記一部とを
、当該ベースの上下周辺部にモールドしたプラスチック
製モールド部材により挾持させて成るパッケージ基体を
構成しておき、当該基体の実装面に、半導体素子をその
突起電極により接合してなる配線基板の裏面を接合し、
該配線基板と前記リードフレームとをボンディングによ
り接続し、前記基体のベース下部の前記モールド部材に
より区画される内部にシリコーンゲルを充填して前記半
導体素子の封止を行ない、当該モールド部材にキャップ
を接合し、前記基体の配線基板を接合している反対面に
放熱フィンを取付して成ることを特徴とするマルチチッ
プモジュール。 ２ ベースが、ＳｉＣ基板より成る、特許請求の範囲第
１項記載のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251734A JPS63107149A (ja) | 1986-10-24 | 1986-10-24 | マルチチツプモジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251734A JPS63107149A (ja) | 1986-10-24 | 1986-10-24 | マルチチツプモジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107149A true JPS63107149A (ja) | 1988-05-12 |
Family
ID=17227157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251734A Pending JPS63107149A (ja) | 1986-10-24 | 1986-10-24 | マルチチツプモジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138433A (en) * | 1990-03-16 | 1992-08-11 | Kabushiki Kaisha Toshiba | Multi-chip package type semiconductor device |
| US5719436A (en) * | 1995-03-13 | 1998-02-17 | Intel Corporation | Package housing multiple semiconductor dies |
-
1986
- 1986-10-24 JP JP61251734A patent/JPS63107149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138433A (en) * | 1990-03-16 | 1992-08-11 | Kabushiki Kaisha Toshiba | Multi-chip package type semiconductor device |
| US5719436A (en) * | 1995-03-13 | 1998-02-17 | Intel Corporation | Package housing multiple semiconductor dies |
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