JPS631113A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS631113A JPS631113A JP61142899A JP14289986A JPS631113A JP S631113 A JPS631113 A JP S631113A JP 61142899 A JP61142899 A JP 61142899A JP 14289986 A JP14289986 A JP 14289986A JP S631113 A JPS631113 A JP S631113A
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- JP
- Japan
- Prior art keywords
- input
- input signal
- resistance
- transistor
- negative
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４既 要〕
本発明にかかる半導体集積回路は、エミッタ同志が共通
接続される１対のトランジスタであって基準電圧が供給
されるものと該基準電圧よりハイレベルおよびローレベ
ルの入力信号が切換え入力されるものをそなえており、
該入力信号入力側から該トランジスタ側をみた入力イン
ピーダンスが負性インピーダンスを示す半導体集積回路
において、該入力信号入力側と該基準電圧供給側との間
に該負性インピーダンスを補償するような抵抗値を有す
る抵抗素子が接続された構成とし、これによって該半導
体集積回路の発振要因をなくし安定した動作を確保する
ことができる。
接続される１対のトランジスタであって基準電圧が供給
されるものと該基準電圧よりハイレベルおよびローレベ
ルの入力信号が切換え入力されるものをそなえており、
該入力信号入力側から該トランジスタ側をみた入力イン
ピーダンスが負性インピーダンスを示す半導体集積回路
において、該入力信号入力側と該基準電圧供給側との間
に該負性インピーダンスを補償するような抵抗値を有す
る抵抗素子が接続された構成とし、これによって該半導
体集積回路の発振要因をなくし安定した動作を確保する
ことができる。
本発明は半導体集積回路に関し、特に超高速ＩＣにおい
て用いられるＥＣＬ回路に関する。
て用いられるＥＣＬ回路に関する。
第２図は従来技術としてのＥＣＬ回路の構成を例示する
もので、１は、基準電圧■、がベース側に入力されるト
ランジスタＱＩＩと該基準電圧Ｖ。
もので、１は、基準電圧■、がベース側に入力されるト
ランジスタＱＩＩと該基準電圧Ｖ。
に対してハイレベル又はローレベルの入力信号ＩＮがベ
ース側に入力されるトランジスタＱ１２とからなるカレ
ントスイッチであって、３亥トランジスタＱｌｌとＱ、
□のエミッタは共通接続されている。
ース側に入力されるトランジスタＱ１２とからなるカレ
ントスイッチであって、３亥トランジスタＱｌｌとＱ、
□のエミッタは共通接続されている。
２は、Ｖｃｃ（例えばＯｖ）とＶＥ！（所定の負電位）
との間に接続されたトランジスタロ２１乃至Ｑｔｌおよ
び抵抗Ｒ２＋乃至Ｒｚｓによって構成された定電圧バイ
アス回路であって、該定電圧バイアス回路によってえら
れた所定の分圧された直流電圧が抵抗Ｒ４を介してトラ
ンジスタＱ、のベースに基準電圧として印加されるとと
もに、抵抗Ｒ、Ｌを介して入力信号（入力データ）ＩＮ
が入力されるトランジスタＱ１□のベースにも該基準電
圧と同じ値の直流電圧が印加される。更に該トランジス
タＱ１□のベースには、該入力データ信号ＩＮとして所
定の交流信号が、その直流成分を容量でカー／ トした
上入力され、該交流信号は上述した定電圧バイアス回路
側から入力される直流電圧に重畳されてその直流レベル
（基準レベル）が設定される。３は、定電流源であって
該定電圧バイアス回路２より所定のバイアス電圧が印加
されるトランジスタＱ、１と抵抗Ｒｆｆｌとによって構
成される。
との間に接続されたトランジスタロ２１乃至Ｑｔｌおよ
び抵抗Ｒ２＋乃至Ｒｚｓによって構成された定電圧バイ
アス回路であって、該定電圧バイアス回路によってえら
れた所定の分圧された直流電圧が抵抗Ｒ４を介してトラ
ンジスタＱ、のベースに基準電圧として印加されるとと
もに、抵抗Ｒ、Ｌを介して入力信号（入力データ）ＩＮ
が入力されるトランジスタＱ１□のベースにも該基準電
圧と同じ値の直流電圧が印加される。更に該トランジス
タＱ１□のベースには、該入力データ信号ＩＮとして所
定の交流信号が、その直流成分を容量でカー／ トした
上入力され、該交流信号は上述した定電圧バイアス回路
側から入力される直流電圧に重畳されてその直流レベル
（基準レベル）が設定される。３は、定電流源であって
該定電圧バイアス回路２より所定のバイアス電圧が印加
されるトランジスタＱ、１と抵抗Ｒｆｆｌとによって構
成される。
いま、該トランジスタＱ目のベースに供給される入力信
号ＩＮ（例えば所定のパルス信号とする）が正のサイク
ル期間内にある間は、該トランジスタＱ、□のベース電
位は該トランジスタＱ、のベース電イ立よりもハイレベ
ルとなり８亥トランジスタＱ１ｔがオンとなり、−方ト
ランジスタＱｌ＋はオフとなる。したがって８亥トラン
ジスタＱｌｌのコレクタ側からとり出される出力信号Ｑ
はハイレベルになる一方、該トランジスタＱ１□のコレ
クタ側からとり出される出力信号こは抵抗Ｒ６に生ずる
電圧降下によってローレベルとなる。逆に該トランジス
タＱ、２のベースに供給される入力信号ＩＮが負のサイ
クル期間内にある間は、該トランジスタＱＩｔのベース
電位は該トランジスタＱ、のベース電位よりもローレベ
ルとなり、該トランジスタＱ、１がオンとなり、−方ト
ランジスタＱ１□はオフとなる。したがって該トランジ
スタＱ、のコレクタ側からとり出される出力信号Ｑは抵
抗Ｒ３に生ずる電圧降下によってローレベルとなる一方
、該トランジスタＱ１□のコレクタ側からとり出される
出力信号Ｃはハイレベルとなる。かかるＥＣＬ回路の構
成において、該定電圧バイアス回路２から入力信号入力
側（トランジスタＱ１□のベース側）に所定の直流電圧
を供給するために設けられた抵抗ＲＩ′は、上述したよ
うに該入力信号ＩＮ（直流成分をカットされた交流信号
）の基準レベルを設定するために設けられるもので、そ
の抵抗値は例えば２にΩ程度の高抵抗とされている。そ
の理由は、該抵抗Ｒ，ｌの抵抗値をあまり低くすると、
該トランジスタＱ１□のベース側に入力された交流信号
ＩＮが該抵抗Ｒ１’において消費されるおそれがあるか
らであり、したがって該抵抗ＲＩ′としては高抵抗のも
のが望ましいとされている。
号ＩＮ（例えば所定のパルス信号とする）が正のサイク
ル期間内にある間は、該トランジスタＱ、□のベース電
位は該トランジスタＱ、のベース電イ立よりもハイレベ
ルとなり８亥トランジスタＱ１ｔがオンとなり、−方ト
ランジスタＱｌ＋はオフとなる。したがって８亥トラン
ジスタＱｌｌのコレクタ側からとり出される出力信号Ｑ
はハイレベルになる一方、該トランジスタＱ１□のコレ
クタ側からとり出される出力信号こは抵抗Ｒ６に生ずる
電圧降下によってローレベルとなる。逆に該トランジス
タＱ、２のベースに供給される入力信号ＩＮが負のサイ
クル期間内にある間は、該トランジスタＱＩｔのベース
電位は該トランジスタＱ、のベース電位よりもローレベ
ルとなり、該トランジスタＱ、１がオンとなり、−方ト
ランジスタＱ１□はオフとなる。したがって該トランジ
スタＱ、のコレクタ側からとり出される出力信号Ｑは抵
抗Ｒ３に生ずる電圧降下によってローレベルとなる一方
、該トランジスタＱ１□のコレクタ側からとり出される
出力信号Ｃはハイレベルとなる。かかるＥＣＬ回路の構
成において、該定電圧バイアス回路２から入力信号入力
側（トランジスタＱ１□のベース側）に所定の直流電圧
を供給するために設けられた抵抗ＲＩ′は、上述したよ
うに該入力信号ＩＮ（直流成分をカットされた交流信号
）の基準レベルを設定するために設けられるもので、そ
の抵抗値は例えば２にΩ程度の高抵抗とされている。そ
の理由は、該抵抗Ｒ，ｌの抵抗値をあまり低くすると、
該トランジスタＱ１□のベース側に入力された交流信号
ＩＮが該抵抗Ｒ１’において消費されるおそれがあるか
らであり、したがって該抵抗ＲＩ′としては高抵抗のも
のが望ましいとされている。
ところで近年、ＩＣ回路を高速化する要求が次第に高ま
っており、かかる高速化を実現するためには、該ＩＣ回
路内でのトランジスタの容量や抵抗成分を下げることが
必要とされる。この場合、上述したような一般的なＥ
Ｃ’ Ｌ回路では、低容量、低抵抗のトランジスタを使
用するのに伴って、入力信号入力側（上記ＥＣＬ回路に
おけるトランジスタＱ ｌ ２ （Ｄ ”’：−ス側）
からみたインピーダンスが、ある周波数帯において負性
を示してしまい（すなわち入力された信号が回路内部で
十分消費されず、逆に増巾された電力となって戻ってく
る）、このような入力インピーダンスが負性を示してし
まう回路は発振を起し易く動作が非常に不安定となると
いう問題点があった。
っており、かかる高速化を実現するためには、該ＩＣ回
路内でのトランジスタの容量や抵抗成分を下げることが
必要とされる。この場合、上述したような一般的なＥ
Ｃ’ Ｌ回路では、低容量、低抵抗のトランジスタを使
用するのに伴って、入力信号入力側（上記ＥＣＬ回路に
おけるトランジスタＱ ｌ ２ （Ｄ ”’：−ス側）
からみたインピーダンスが、ある周波数帯において負性
を示してしまい（すなわち入力された信号が回路内部で
十分消費されず、逆に増巾された電力となって戻ってく
る）、このような入力インピーダンスが負性を示してし
まう回路は発振を起し易く動作が非常に不安定となると
いう問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、特に超高速ＩＣとして用いられるＥＣＬ回路におい
て上述したような負性のインピーダンスが生ずるのを防
ぎ、それによって発振の要因をなくし動作の安定化を図
ったものである。
で、特に超高速ＩＣとして用いられるＥＣＬ回路におい
て上述したような負性のインピーダンスが生ずるのを防
ぎ、それによって発振の要因をなくし動作の安定化を図
ったものである。
そして上記問題点を解決するために本発明においては、
エミッタ同志が共通接続される１対のトランジスタであ
って基準電圧が供給されるものと該基準電圧よりハイレ
ベルおよびローレベルの入力信号が切換え人力されるも
のをそなえており、該入力信号入力側から該トランジス
タ側をみた入力インピーダンスが負性インピーダンスを
示す半導体集積回路において、該入力信号入力側と該基
準電圧供給側との間に該負性インピーダンスを補償する
ような抵抗値を有する抵抗素子が接続されている半４体
集積回路が提供される。
エミッタ同志が共通接続される１対のトランジスタであ
って基準電圧が供給されるものと該基準電圧よりハイレ
ベルおよびローレベルの入力信号が切換え人力されるも
のをそなえており、該入力信号入力側から該トランジス
タ側をみた入力インピーダンスが負性インピーダンスを
示す半導体集積回路において、該入力信号入力側と該基
準電圧供給側との間に該負性インピーダンスを補償する
ような抵抗値を有する抵抗素子が接続されている半４体
集積回路が提供される。
かかる構成によれば、上記抵抗値を有する抵抗素子によ
って、入力信号入力側からみた入力インピーダンスが負
性を示さなくなり（見かけ上、正のインピーダンスとな
る）、シたがって発振の要因がなくなり安定な動作を行
わせることができる。
って、入力信号入力側からみた入力インピーダンスが負
性を示さなくなり（見かけ上、正のインピーダンスとな
る）、シたがって発振の要因がなくなり安定な動作を行
わせることができる。
第１図は本発明の１実施例としての半導体集積回路の構
成を示すものでその特徴とするところは、該定電圧バイ
アス回路２から所定の直流基準電圧を該入力信号入力側
（トランジスタＱ、□のベース側）に供給するための抵
抗Ｒ，とじて、該入力信号入力側からみた負性の入力イ
ンピーダンスを補償するような抵抗値を有する抵抗素子
が設けられている点である。すなわち該人力信号入力側
からみた負性インピーダンスが例えば第２図の従来回路
において、そのインピーダンスの抵抗骨が負であるとす
れば、以下の式において抵抗Ｒ１の値を求めることがで
きる。
成を示すものでその特徴とするところは、該定電圧バイ
アス回路２から所定の直流基準電圧を該入力信号入力側
（トランジスタＱ、□のベース側）に供給するための抵
抗Ｒ，とじて、該入力信号入力側からみた負性の入力イ
ンピーダンスを補償するような抵抗値を有する抵抗素子
が設けられている点である。すなわち該人力信号入力側
からみた負性インピーダンスが例えば第２図の従来回路
において、そのインピーダンスの抵抗骨が負であるとす
れば、以下の式において抵抗Ｒ１の値を求めることがで
きる。
ＺＲ＜Ｏのとき、Ｒ（＝Ｒ＋ ＋Ｒ２１）が電源ＶＥ
ｔに対して並列に接続されているので、 本発明回路の入力インピーダンスＺ。′は、０式を代入
すると、 となり、Ｚｏ′の抵抗骨を正にするＲを定めれＲ＋
＝ＲＲｚｌより値をきめることができる。
ｔに対して並列に接続されているので、 本発明回路の入力インピーダンスＺ。′は、０式を代入
すると、 となり、Ｚｏ′の抵抗骨を正にするＲを定めれＲ＋
＝ＲＲｚｌより値をきめることができる。
例えば、入力の負性抵抗が２００Ωであり、入力周波数
が数ＧＨｚの時、リアクタンス成分で決まるＺｌは、無
視できる。従って（２）式より、Ｒ≦２００Ω以下にす
ればよい。
が数ＧＨｚの時、リアクタンス成分で決まるＺｌは、無
視できる。従って（２）式より、Ｒ≦２００Ω以下にす
ればよい。
そして本発明では、かかる抵抗Ｒ１を設けることによっ
て、該入力された入力信号ＩＮに対して増巾された電力
骨（入力インピーダンスが負性インピーダンスを示す従
来回路においては、かかる増巾分の電力も人力信号入力
側に戻される）を、該抵抗Ｒ１および該定電圧バイアス
回路２内に設けられた抵抗Ｒ２１を通してＶＥＥ側に流
すようにする。
て、該入力された入力信号ＩＮに対して増巾された電力
骨（入力インピーダンスが負性インピーダンスを示す従
来回路においては、かかる増巾分の電力も人力信号入力
側に戻される）を、該抵抗Ｒ１および該定電圧バイアス
回路２内に設けられた抵抗Ｒ２１を通してＶＥＥ側に流
すようにする。
このようにして本発明においては、上記抵抗Ｒ１を交流
信号バイパス用として動作させ、該抵抗Ｒ１において該
増巾された電力骨を積極的に消費させることによって、
上述した真性インピーダンスを示す従来回路におけるよ
うな、入力信号入力側に戻される電力骨をなくし、該入
力側からみた入力インピーダンスが負性を示すことが防
止される。
信号バイパス用として動作させ、該抵抗Ｒ１において該
増巾された電力骨を積極的に消費させることによって、
上述した真性インピーダンスを示す従来回路におけるよ
うな、入力信号入力側に戻される電力骨をなくし、該入
力側からみた入力インピーダンスが負性を示すことが防
止される。
本発明によれば、特に超高速ＩＣとして用いられるよう
なＥＣＬ回路の入力インピーダンスが負性インピーダン
スとなることがな（なり、それによって回路の発振を防
止し安定した動作を行わせることができる。
なＥＣＬ回路の入力インピーダンスが負性インピーダン
スとなることがな（なり、それによって回路の発振を防
止し安定した動作を行わせることができる。
第１図は、本発明の１実施例としての半導体集積回路の
構成を示す図、 第２図は、従来技術としての半導体集積回路の構成を示
す図である。 （符号の説明） １：カレントスイッチ、 ２：定電圧バイアス回路、 ３：定電流源、Ｒに本発明
において用いられる抵抗素子、Ｒ１′：従来技術におい
て用いられる抵抗素子。
構成を示す図、 第２図は、従来技術としての半導体集積回路の構成を示
す図である。 （符号の説明） １：カレントスイッチ、 ２：定電圧バイアス回路、 ３：定電流源、Ｒに本発明
において用いられる抵抗素子、Ｒ１′：従来技術におい
て用いられる抵抗素子。
Claims (1)
- １、エミッタ同志が共通接続される１対のトランジスタ
であって基準電圧が供給されるものと該基準電圧よりハ
イレベルおよびローレベルの入力信号が切換え入力され
るものをそなえており、該入力信号入力側から該トラン
ジスタ側をみた入力インピーダンスが負性インピーダン
スを示す半導体集積回路において、該入力信号入力側と
該基準電圧供給側との間に該負性インピーダンスを補償
するような抵抗値を有する抵抗素子が接続されているこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142899A JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142899A JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631113A true JPS631113A (ja) | 1988-01-06 |
| JPH0518486B2 JPH0518486B2 (ja) | 1993-03-12 |
Family
ID=15326187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142899A Granted JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631113A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
-
1986
- 1986-06-20 JP JP61142899A patent/JPS631113A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518486B2 (ja) | 1993-03-12 |
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