JPH0518486B2 - - Google Patents
Info
- Publication number
- JPH0518486B2 JPH0518486B2 JP61142899A JP14289986A JPH0518486B2 JP H0518486 B2 JPH0518486 B2 JP H0518486B2 JP 61142899 A JP61142899 A JP 61142899A JP 14289986 A JP14289986 A JP 14289986A JP H0518486 B2 JPH0518486 B2 JP H0518486B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- base
- resistor
- impedance
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明にかかる半導体集積回路は、エミツタ同
志が共通接続される１対のトランジスタであつて
基準電圧が供給されるものと該基準電圧よりハイ
レベルおよびローレベルの入力信号が切換え入力
されるものをそなえており、該入力信号入力側か
ら該トランジスタ側をみた入力インピーダンスが
負性インピーダンスを示す半導体集積回路におい
て、該入力信号入力側と該基準電圧供給側との間
に該負性インピーダンスを補償するような抵抗値
を有する抵抗素子が接続された構成とし、これに
よつて該半導体集積回路の発振要因をなくし安定
した動作を確保することができる。
志が共通接続される１対のトランジスタであつて
基準電圧が供給されるものと該基準電圧よりハイ
レベルおよびローレベルの入力信号が切換え入力
されるものをそなえており、該入力信号入力側か
ら該トランジスタ側をみた入力インピーダンスが
負性インピーダンスを示す半導体集積回路におい
て、該入力信号入力側と該基準電圧供給側との間
に該負性インピーダンスを補償するような抵抗値
を有する抵抗素子が接続された構成とし、これに
よつて該半導体集積回路の発振要因をなくし安定
した動作を確保することができる。
本発明は半導体集積回路に関し、特に超高速
ICにおいて用いられるECL回路に関する。
ICにおいて用いられるECL回路に関する。
第２図は従来技術としてのECL回路の構成を
例示するもので、１は、基準電圧VBがベース側
に入力されるトランジスタQ11と該基準電圧VBに
対してハイレベル又はローレベルの入力信号IN
がベース側に入力されるトランジスタQ12とから
なるカレントスイツチであつて、該トランジスタ
Q11とQ12のエミツタは共通接続されている。２
は、VCC（例えばOV）とVEE（所定の負電位）との
間に接続されたトランジスタQ21乃至Q27および
抵抗R21乃至R25によつて構成された定電圧バイ
アス回路であつて、該定電圧バイアス回路によつ
てえられた所定の分圧された直流電圧が抵抗R4
を介してトランジスタQ11のベースに基準電圧と
して印加されるとともに、抵抗R1′を介して入力
信号（入力データ）INが入力されるトランジス
タQ12のベースにも該基準電圧と同じ値の直流電
圧が印加される。更に該トランジスタQ12のベー
スには、該入力データ信号INとして所定の交流
信号が、その直流成分を容量でカツトした上入力
され、該交流信号は上述した定電圧バイアス回路
側から入力される直流電圧に重畳されてその直流
レベル（基準レベル）が設定される。３は、定電
流源であつて該定電圧バイアス回路２より所定の
バイアス電圧が印加されるトランジスタQ31と抵
抗R31とによつて構成される。
例示するもので、１は、基準電圧VBがベース側
に入力されるトランジスタQ11と該基準電圧VBに
対してハイレベル又はローレベルの入力信号IN
がベース側に入力されるトランジスタQ12とから
なるカレントスイツチであつて、該トランジスタ
Q11とQ12のエミツタは共通接続されている。２
は、VCC（例えばOV）とVEE（所定の負電位）との
間に接続されたトランジスタQ21乃至Q27および
抵抗R21乃至R25によつて構成された定電圧バイ
アス回路であつて、該定電圧バイアス回路によつ
てえられた所定の分圧された直流電圧が抵抗R4
を介してトランジスタQ11のベースに基準電圧と
して印加されるとともに、抵抗R1′を介して入力
信号（入力データ）INが入力されるトランジス
タQ12のベースにも該基準電圧と同じ値の直流電
圧が印加される。更に該トランジスタQ12のベー
スには、該入力データ信号INとして所定の交流
信号が、その直流成分を容量でカツトした上入力
され、該交流信号は上述した定電圧バイアス回路
側から入力される直流電圧に重畳されてその直流
レベル（基準レベル）が設定される。３は、定電
流源であつて該定電圧バイアス回路２より所定の
バイアス電圧が印加されるトランジスタQ31と抵
抗R31とによつて構成される。
いま、該トランジスタQ12のベースに供給され
る入力信号IN（例えば所定のパルス信号とする）
が正のサイクル期間内にある間は、該トランジス
タQ12のベース電位は該トランジスタQ11のベー
ス電位よりもハイレベルとなり該トランジスタ
Q12がオンとなり、一方トランジスタQ11はオフ
となる。したがつて該トランジスタQ11のコレク
タ側からとり出される出力信号Ｑはハイレベルに
なる一方、該トランジスタQ12のコレクタ側から
とり出される出力信号は抵抗R6に生ずる電圧
降下によつてローレベルとなる。逆に該トランジ
スタQ12のベースに供給される入力信号INが負の
サイクル期間内にある間は、該トランジスタQ12
のベース電位は該トランジスタQ11のベース電位
よりもローレベルとなり、該トランジスタQ11が
オンとなり、一方トランジスタQ12はオフとな
る。したがつて該トランジスタQ11のコレクタ側
からとり出される出力信号Ｑは抵抗R5に生ずる
電圧際下によつてローレベルとなる一方、該トラ
ンジスタQ12のコレクタ側からとり出される出力
信号はハイレベルとなる。かかるECL回路の
構成において、該定電圧バイアス回路２から入力
信号入力側（トランジスタQ12のベース側）に所
定の直流電圧を供給するために設けられた抵抗
R1′は、上述したように該入力信号IN（直流成分
をカツトされた交流信号）の基準レベルを設定す
るために設けられるもので、その抵抗値は例えば
2kΩ程度の高抵抗とされている。その理由は、
該抵抗R1′の抵抗値をあまり低くすると、該トラ
ンジスタQ12のベース側に入力された交流信号IN
が該抵抗R1′において消費されるおそれがあるか
らであり、したがつて該抵抗R1′としては高抵抗
のものが望ましいとされている。
る入力信号IN（例えば所定のパルス信号とする）
が正のサイクル期間内にある間は、該トランジス
タQ12のベース電位は該トランジスタQ11のベー
ス電位よりもハイレベルとなり該トランジスタ
Q12がオンとなり、一方トランジスタQ11はオフ
となる。したがつて該トランジスタQ11のコレク
タ側からとり出される出力信号Ｑはハイレベルに
なる一方、該トランジスタQ12のコレクタ側から
とり出される出力信号は抵抗R6に生ずる電圧
降下によつてローレベルとなる。逆に該トランジ
スタQ12のベースに供給される入力信号INが負の
サイクル期間内にある間は、該トランジスタQ12
のベース電位は該トランジスタQ11のベース電位
よりもローレベルとなり、該トランジスタQ11が
オンとなり、一方トランジスタQ12はオフとな
る。したがつて該トランジスタQ11のコレクタ側
からとり出される出力信号Ｑは抵抗R5に生ずる
電圧際下によつてローレベルとなる一方、該トラ
ンジスタQ12のコレクタ側からとり出される出力
信号はハイレベルとなる。かかるECL回路の
構成において、該定電圧バイアス回路２から入力
信号入力側（トランジスタQ12のベース側）に所
定の直流電圧を供給するために設けられた抵抗
R1′は、上述したように該入力信号IN（直流成分
をカツトされた交流信号）の基準レベルを設定す
るために設けられるもので、その抵抗値は例えば
2kΩ程度の高抵抗とされている。その理由は、
該抵抗R1′の抵抗値をあまり低くすると、該トラ
ンジスタQ12のベース側に入力された交流信号IN
が該抵抗R1′において消費されるおそれがあるか
らであり、したがつて該抵抗R1′としては高抵抗
のものが望ましいとされている。
ところで近年、IC回路を高速化する要求が次
第に高まつており、かかる高速化を実現するため
には、該IC回路内でのトランジスタの容量や抵
抗成分を下げることが必要とされる。この場合、
上述したような一般的なECL回路では、低容量、
低抵抗のトランジスタを使用するのに伴つて、入
力信号入力側（上記ECL回路におけるトランジ
スタQ12のベース側）からみたインピーダンス
が、ある周波数帯において負性を示してしまい
（すなわち入力された信号が回路内部で十分消費
されず、逆に増巾された電力となつて戻つてく
る）、このような入力インピーダンスが負性を示
してしまう回路は発振を起し易く動作が非常に不
安定となるという問題点があつた。
第に高まつており、かかる高速化を実現するため
には、該IC回路内でのトランジスタの容量や抵
抗成分を下げることが必要とされる。この場合、
上述したような一般的なECL回路では、低容量、
低抵抗のトランジスタを使用するのに伴つて、入
力信号入力側（上記ECL回路におけるトランジ
スタQ12のベース側）からみたインピーダンス
が、ある周波数帯において負性を示してしまい
（すなわち入力された信号が回路内部で十分消費
されず、逆に増巾された電力となつて戻つてく
る）、このような入力インピーダンスが負性を示
してしまう回路は発振を起し易く動作が非常に不
安定となるという問題点があつた。
本発明は上述した問題点を解決するためになさ
れたもので、特に超高速ICとして用いられる
ECL回路において上述したような負性のインピ
ーダンスが生ずるのを防ぎ、それによつて発振の
要因をなくし動作の安定化を図つたものである。
れたもので、特に超高速ICとして用いられる
ECL回路において上述したような負性のインピ
ーダンスが生ずるのを防ぎ、それによつて発振の
要因をなくし動作の安定化を図つたものである。
そして上記問題点を解決するために本発明おい
ては、ベースに基準入力を受ける基準入力側トラ
ンジスタおよびベースに入力端より入力を受ける
入力側トランジスタの各エミツタが共通接続され
るとともに、そのエミツタ接続点が定電流源を介
して低電位側電源に接続され、上記各トランジス
タのうち少くとも一方のコレクタが出力端に接続
されたカレントスイツチ部と、 該基準入力側トランジスタのベースに基準電圧
を供給するとともに、該入力側トランジスタのベ
ースに該基準電圧と同じ値の直流電圧を印加する
定電圧バイアス回路とをそなえ、 該入力端より該カレントスイツチ部および該定
電圧バイアス回路側をみた入力インピーダンスが
負性インピーダンスを示す半導体集積回路におい
て、 該入力側トランジスタのベースと該定電圧バイ
アス回路との間に抵抗R1が接続され、更に上記
入力インピーダンスの抵抗成分およびリアクタン
ス成分の値をそれぞれZRおよびZIとし、また上記
抵抗R1を介して該入力端と該低電位側電源との
間に該入力インピーダンスと並列に接続された抵
抗の抵抗値を（R1＋R21）としたときに、 R1≦｜ZR 2＋ZI 2／ZR｜−R21 となるように、上記抵抗R1の抵抗値が設定され
ることにより、上記負性インピーダンスが補償さ
れていることを特徴とする半導体集積回路が提供
される。
ては、ベースに基準入力を受ける基準入力側トラ
ンジスタおよびベースに入力端より入力を受ける
入力側トランジスタの各エミツタが共通接続され
るとともに、そのエミツタ接続点が定電流源を介
して低電位側電源に接続され、上記各トランジス
タのうち少くとも一方のコレクタが出力端に接続
されたカレントスイツチ部と、 該基準入力側トランジスタのベースに基準電圧
を供給するとともに、該入力側トランジスタのベ
ースに該基準電圧と同じ値の直流電圧を印加する
定電圧バイアス回路とをそなえ、 該入力端より該カレントスイツチ部および該定
電圧バイアス回路側をみた入力インピーダンスが
負性インピーダンスを示す半導体集積回路におい
て、 該入力側トランジスタのベースと該定電圧バイ
アス回路との間に抵抗R1が接続され、更に上記
入力インピーダンスの抵抗成分およびリアクタン
ス成分の値をそれぞれZRおよびZIとし、また上記
抵抗R1を介して該入力端と該低電位側電源との
間に該入力インピーダンスと並列に接続された抵
抗の抵抗値を（R1＋R21）としたときに、 R1≦｜ZR 2＋ZI 2／ZR｜−R21 となるように、上記抵抗R1の抵抗値が設定され
ることにより、上記負性インピーダンスが補償さ
れていることを特徴とする半導体集積回路が提供
される。
かかる構成によれば、上記抵抗値を有する抵抗
素子によつて、入力信号入力側からみた入力イン
ピーダンスが負性を示さなくなり（見かけ上、正
のインピーダンスとなる）、したがつて発振の要
因がなくなり安定な動作を行わせることができ
る。
素子によつて、入力信号入力側からみた入力イン
ピーダンスが負性を示さなくなり（見かけ上、正
のインピーダンスとなる）、したがつて発振の要
因がなくなり安定な動作を行わせることができ
る。
第１図は本発明の１実施例としての半導体集積
回路の構成を示すものでその特徴とするところ
は、該定電圧バイアス回路２から所定の直流基準
電圧を該入力信号入力側（トランジスタQ12のベ
ース側）に供給するための抵抗R1として、該入
力信号入力側からみた負性の入力インピーダンス
を補償するような抵抗値を有する抵抗素子が設け
られている点である。すなわち該入力信号入力側
からみた負性インピーダンスが例えば第２図の従
来回路において、そのインピーダンスの抵抗分が
負であるとすれば、以下の式において抵抗R1の
値を求めることができる。
回路の構成を示すものでその特徴とするところ
は、該定電圧バイアス回路２から所定の直流基準
電圧を該入力信号入力側（トランジスタQ12のベ
ース側）に供給するための抵抗R1として、該入
力信号入力側からみた負性の入力インピーダンス
を補償するような抵抗値を有する抵抗素子が設け
られている点である。すなわち該入力信号入力側
からみた負性インピーダンスが例えば第２図の従
来回路において、そのインピーダンスの抵抗分が
負であるとすれば、以下の式において抵抗R1の
値を求めることができる。
Z0＝ZR＋jZI …(1)
Z0：従来回路のインピーダンス
ZR：従来回路のインピーダンスの抵抗分
ZI：従来回路のインピーダンスのリアクタンス
分 ZR＜０のとき、Ｒ（＝R1＋R21）が電源VEEに対
して並列に接続されているので、 本発明回路の入力インピーダンスZ0′は、 Z0′＝Z0R／Z0＋Ｒと表され、 式を代入すると、 Z0′＝Ｒ／（Ｒ＋ZR）2＋ZI 2｛ZR（Ｒ＋ZR）＋ZI 2｝ ＋ｊZIR2／（Ｒ＋ZR）2＋ZI 2 となり、Z0′の抵抗分を正にするＲを定めればよ
い。
分 ZR＜０のとき、Ｒ（＝R1＋R21）が電源VEEに対
して並列に接続されているので、 本発明回路の入力インピーダンスZ0′は、 Z0′＝Z0R／Z0＋Ｒと表され、 式を代入すると、 Z0′＝Ｒ／（Ｒ＋ZR）2＋ZI 2｛ZR（Ｒ＋ZR）＋ZI 2｝ ＋ｊZIR2／（Ｒ＋ZR）2＋ZI 2 となり、Z0′の抵抗分を正にするＲを定めればよ
い。
従つて、 Ｒ≦｜ZR 2＋ZI 2／ZR｜ −(2)
となり
R1＝Ｒ−R21より値をきめることができる。
例えば、入力の負性抵抗が200Ωであり、入力
周波数が数GHZの時、リアクタンス成分で決ま
るZIは、無視できる。従つて(2)式より、Ｒ200
Ω以下にすればよい。
周波数が数GHZの時、リアクタンス成分で決ま
るZIは、無視できる。従つて(2)式より、Ｒ200
Ω以下にすればよい。
そして本発明では、かかる抵抗R1を設けるこ
とによつて、該入力された入力信号INに対して
増巾された電力分（入力インピーダンスが負性イ
ンピーダンスを示す従来回路においては、かかる
増巾分の電力も入力信号入力側に戻される）を、
該抵抗R1および該定電圧バイアス回路２内に設
けられた抵抗R21を通してVEE側に流すようにす
る。
とによつて、該入力された入力信号INに対して
増巾された電力分（入力インピーダンスが負性イ
ンピーダンスを示す従来回路においては、かかる
増巾分の電力も入力信号入力側に戻される）を、
該抵抗R1および該定電圧バイアス回路２内に設
けられた抵抗R21を通してVEE側に流すようにす
る。
このようにして本発明においては、上記抵抗
R1を交流信号バイアス用として動作させ、該抵
抗R1において該増巾された電力分を積極的に消
費させることによつて、上述した負性インピーダ
ンスを示す従来回路におけるような、入力信号入
力側に戻される電力分をなくし、該入力側からみ
た入力インピーダンスが負性を示すことが防止さ
れる。
R1を交流信号バイアス用として動作させ、該抵
抗R1において該増巾された電力分を積極的に消
費させることによつて、上述した負性インピーダ
ンスを示す従来回路におけるような、入力信号入
力側に戻される電力分をなくし、該入力側からみ
た入力インピーダンスが負性を示すことが防止さ
れる。
本発明によれば、特に超高速ICとして用いら
れるようなECL回路の入力インピーダンスが負
性インピーダンスとなることがなくなり、それに
よつて回路の発振を防止し安定した動作を行わせ
ることができる。
れるようなECL回路の入力インピーダンスが負
性インピーダンスとなることがなくなり、それに
よつて回路の発振を防止し安定した動作を行わせ
ることができる。
第１図は、本発明の１実施例としての半導体集
積回路の構成を示す図、第２図は、従来技術とし
ての半導体集積回路の構成を示す図である。 符号の説明、１：カレントスイツチ、２：定電
圧バイアス回路、３：定電流源、R1：本発明に
おいて用いられる抵抗素子、R1′：従来技術にお
いて用いられる抵抗素子。
積回路の構成を示す図、第２図は、従来技術とし
ての半導体集積回路の構成を示す図である。 符号の説明、１：カレントスイツチ、２：定電
圧バイアス回路、３：定電流源、R1：本発明に
おいて用いられる抵抗素子、R1′：従来技術にお
いて用いられる抵抗素子。
Claims (1)
- 【特許請求の範囲】 １ ベースに基準入力を受ける基準入力側トラン
ジスタおよびベースに入力端より入力を受ける入
力側トランジスタの各エミツタが共通接続される
とともに、そのエミツタ接続点が定電流源を介し
て低電位側電源に接続され、上記各トランジスタ
のうち少くとも一方のコレクタが出力端に接続さ
れたカレントスイツチ部と、 該基準入力側トランジスタのベースに基準電圧
を供給するとともに、該入力側トランジスタのベ
ースに該基準電圧と同じ値の直流電圧を印加する
定電圧バイアス回路とをそなえ、 該入力端より該カレントスイツチ部および該定
電圧バイアス回路側をみた入力インピーダンスが
負性インピーダンスを示す半導体集積回路におい
て、 該入力側トランジスタのベースと該定電圧バイ
アス回路との間に抵抗R1が接続され、更に上記
入力インピーダンスの抵抗成分およびリアクタン
ス成分の値をそれぞれZRおよびZIとし、また上記
抵抗R1を介して該入力端と該低電位側電源との
間に該入力インピーダンスと並列に接続された抵
抗の抵抗値を（R1＋R21）としたときに、 R1≦｜ZR 2＋ZI 2／ZR｜−R21 となるように、上記抵抗R1の抵抗値が設定され
ることにより、上記負性インピーダンスが補償さ
れていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142899A JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142899A JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631113A JPS631113A (ja) | 1988-01-06 |
| JPH0518486B2 true JPH0518486B2 (ja) | 1993-03-12 |
Family
ID=15326187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142899A Granted JPS631113A (ja) | 1986-06-20 | 1986-06-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631113A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
-
1986
- 1986-06-20 JP JP61142899A patent/JPS631113A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631113A (ja) | 1988-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0296668B1 (en) | Relaxation oscillator | |
| KR100260064B1 (ko) | 기준 회로 및 안정 회로를 구비한 전원 장치 | |
| EP0209334B1 (en) | Current mirror circuit | |
| JPS60817B2 (ja) | 相補型エミツタ・フオロワ回路 | |
| JPH0518486B2 (ja) | ||
| KR960005376B1 (ko) | 출력회로 | |
| US4994764A (en) | Single-pin oscillator | |
| JPH0519321B2 (ja) | ||
| US4494088A (en) | Oscillator with capacitor charged and discharged by current proportional to a reference current | |
| US4663600A (en) | Comparator for use in astable multivibrator | |
| JP2548419B2 (ja) | 増幅回路 | |
| JPH0243387B2 (ja) | ||
| JPH0462485B2 (ja) | ||
| JPH0526363B2 (ja) | ||
| JPS6138264Y2 (ja) | ||
| JPH05347516A (ja) | 増幅器 | |
| KR890005519Y1 (ko) | 히스테리시스를 갖는 논리회로 | |
| JPS58208821A (ja) | 定電圧発生回路 | |
| JP2602327B2 (ja) | 発振回路 | |
| JPS596604A (ja) | 発振器 | |
| JPH0252884B2 (ja) | ||
| JPS6337528B2 (ja) | ||
| JPH0624297B2 (ja) | 高入力インピーダンス回路 | |
| JPH0645847A (ja) | クランプ型電流電圧変換回路 | |
| JPH02272902A (ja) | 発振回路 |