JPS63117466A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63117466A JPS63117466A JP61264283A JP26428386A JPS63117466A JP S63117466 A JPS63117466 A JP S63117466A JP 61264283 A JP61264283 A JP 61264283A JP 26428386 A JP26428386 A JP 26428386A JP S63117466 A JPS63117466 A JP S63117466A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- impurity region
- layer
- semiconductor device
- short circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体基板上に絶縁層
を介して設けられた配線と半導体基板との短絡防止用の
不純物領域とを有するＣＭＯ３集積回路を含む半導体装
置に関する。
を介して設けられた配線と半導体基板との短絡防止用の
不純物領域とを有するＣＭＯ３集積回路を含む半導体装
置に関する。
従来、この種のＣＭＯ３集積回路を含む半導体装置は、
静電気などによる絶縁膜の破壊によって配線と半導体基
板とが接続して短絡するということを防止するため、配
線のポンディングパッドの部分及びそれに連なる半導体
素子までの配線部分の下の半導体基板表面に、それらの
部分により広めに半導体基板とは反対導電型の短絡防止
用の不純物領域を形成している。そのため不純物領域上
の絶縁層が破壊して配線層と接続した場合でも不純物領
域と半導体基板とのＰＮ接合で短絡状態が阻止され、そ
の半導体装置が正常動作を続けて行うことができる。
静電気などによる絶縁膜の破壊によって配線と半導体基
板とが接続して短絡するということを防止するため、配
線のポンディングパッドの部分及びそれに連なる半導体
素子までの配線部分の下の半導体基板表面に、それらの
部分により広めに半導体基板とは反対導電型の短絡防止
用の不純物領域を形成している。そのため不純物領域上
の絶縁層が破壊して配線層と接続した場合でも不純物領
域と半導体基板とのＰＮ接合で短絡状態が阻止され、そ
の半導体装置が正常動作を続けて行うことができる。
第３図（ａ）及び（ｂ）はそれぞれ従来の半導体装置の
一例の平面図及びＣ−Ｃ線断面図である。
一例の平面図及びＣ−Ｃ線断面図である。
この従来例では、Ｐ型の半導体基板１の表面に短絡防止
用のＮ型の不純物領域２を設け、その上に絶縁層４を介
して多結晶シリコン層５からなる配線の引出し部分とそ
れと接続したＡｆ層６からなるポンディングパッドとを
設けている。
用のＮ型の不純物領域２を設け、その上に絶縁層４を介
して多結晶シリコン層５からなる配線の引出し部分とそ
れと接続したＡｆ層６からなるポンディングパッドとを
設けている。
従って、多結晶シリコン層５及びＡ／層６を不純物領域
２との間の絶縁膜が静電破壊により破壊し、その間が短
絡状態になったとしても、多結晶シリコン層５及びＡｅ
層６側に正電位で、半導体基板１側が接地されていれば
、不純物領域２と半導体基板１との間のＰＮ接合は逆方
向にバイアスされ配線と半導体基板１との短絡状態は回
避され半導体装置の正常動作はほとんど損われない。
２との間の絶縁膜が静電破壊により破壊し、その間が短
絡状態になったとしても、多結晶シリコン層５及びＡｅ
層６側に正電位で、半導体基板１側が接地されていれば
、不純物領域２と半導体基板１との間のＰＮ接合は逆方
向にバイアスされ配線と半導体基板１との短絡状態は回
避され半導体装置の正常動作はほとんど損われない。
上述した従来のＣＭＯ３集積回路を含む半導体装置では
、配線と半導体基板との間の短絡防止用の不純物領域の
みが、ポンディングパッドを含む配線の下に単に設けら
れているだけなので、絶縁層が破壊したときに不純物層
と半導体基板との間のＰＮ接合が逆方向にバイアスされ
るような電圧が配線−半導体基板間に印加されるときは
良いが、極性が反対の電圧が印加されると、ＰＮ接合に
順方向のバイアスが加わり短絡状態となってラッチアッ
プ等を引起こし、半導体装置の正常動作を損うという欠
点がある。
、配線と半導体基板との間の短絡防止用の不純物領域の
みが、ポンディングパッドを含む配線の下に単に設けら
れているだけなので、絶縁層が破壊したときに不純物層
と半導体基板との間のＰＮ接合が逆方向にバイアスされ
るような電圧が配線−半導体基板間に印加されるときは
良いが、極性が反対の電圧が印加されると、ＰＮ接合に
順方向のバイアスが加わり短絡状態となってラッチアッ
プ等を引起こし、半導体装置の正常動作を損うという欠
点がある。
本発明の半導体装置は、半導体素子を備えた一導電型の
半導体基板上に絶縁層を介して前記半導体素子と接続し
た導体層を有する半導体装置おいて、前記導体層の下の
前記半導体基板表面の少くとも前記半導体素子を除く部
分に反対導電型の第１の不純物領域を介して前記導体層
と前記半導体基板との短絡防止用の一導電型の第２の不
純物領域を設けて成る。
半導体基板上に絶縁層を介して前記半導体素子と接続し
た導体層を有する半導体装置おいて、前記導体層の下の
前記半導体基板表面の少くとも前記半導体素子を除く部
分に反対導電型の第１の不純物領域を介して前記導体層
と前記半導体基板との短絡防止用の一導電型の第２の不
純物領域を設けて成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例の平面図及びＡ−Ａ線断面図である。
例の平面図及びＡ−Ａ線断面図である。
この実施例は、Ｐ型の半導体基板１ａ表面にＮ型の不純
物領域２ａとこれに囲まれたＰ型の不純物領域３ａとか
らなる短絡防止用の領域の上に半導体素子に接続した多
結晶シリコン層５からなる配線とＡｆ層６からなるポン
ディングパッドとの部分を絶縁層４を介して設けている
。
物領域２ａとこれに囲まれたＰ型の不純物領域３ａとか
らなる短絡防止用の領域の上に半導体素子に接続した多
結晶シリコン層５からなる配線とＡｆ層６からなるポン
ディングパッドとの部分を絶縁層４を介して設けている
。
従って、もしポンディングパッド及び配線と不純物領域
３ａとの間の絶縁層４が静電気等によって破壊したとし
ても、不純物領域３ａ及び２ａ並びに半導体基板１から
なるＰＮＰ接合によって、Ａｆ層６及び多結晶シリコン
層５と半導体基板１との間のバイアスの方向に関係なく
短絡状態は回避されて、半導体装置は正常動作を続ける
ことができる。
３ａとの間の絶縁層４が静電気等によって破壊したとし
ても、不純物領域３ａ及び２ａ並びに半導体基板１から
なるＰＮＰ接合によって、Ａｆ層６及び多結晶シリコン
層５と半導体基板１との間のバイアスの方向に関係なく
短絡状態は回避されて、半導体装置は正常動作を続ける
ことができる。
第２図（ａ＞及び（ｂ）はそれぞれ本発明の第２の実施
例の平面図及びＢ−Ｂ線断面図である。
例の平面図及びＢ−Ｂ線断面図である。
この実施例は、半導体基板１ｂがＮ型の半導体の場合で
あり、このときはＰ型の不順物領域２ｂとそれに囲まれ
るＮ型の不純物領域３ｂとからなるＮＰＮ接合によって
短絡防止用の領域を構成している。
あり、このときはＰ型の不順物領域２ｂとそれに囲まれ
るＮ型の不純物領域３ｂとからなるＮＰＮ接合によって
短絡防止用の領域を構成している。
以上説明したように本発明は、外部端子とのポンディン
グパッドとそれに連なる半導体素子までの配線の下の半
導体基板表面に絶縁層を介して設けられた半導体基板と
の間でＰＮＰ （又はＮＰＮ）接合を形成する短絡防止
用の不純物領域によって、ポンディングパッドを含む配
線の下の絶縁層が静電気等により破壊したとしてもＰＮ
Ｐ （又はＮＰＮ）接合によって配線と半導体基板との
間に印加される電圧の極性に関係なく短絡状態が回避さ
れて、半導体装置の正常動作が損なわれず半導体装置の
信頼性が向上するという効果がある。
グパッドとそれに連なる半導体素子までの配線の下の半
導体基板表面に絶縁層を介して設けられた半導体基板と
の間でＰＮＰ （又はＮＰＮ）接合を形成する短絡防止
用の不純物領域によって、ポンディングパッドを含む配
線の下の絶縁層が静電気等により破壊したとしてもＰＮ
Ｐ （又はＮＰＮ）接合によって配線と半導体基板との
間に印加される電圧の極性に関係なく短絡状態が回避さ
れて、半導体装置の正常動作が損なわれず半導体装置の
信頼性が向上するという効果がある。
明の第１及び第２の実施例の平面図、Ａ−Ａ及びＢ−Ｂ
線断面図、第３図（ａ）及び（ｂ）は従来の半導体装置
の一例の平面図及びＣ−ｃ線断面図である。
線断面図、第３図（ａ）及び（ｂ）は従来の半導体装置
の一例の平面図及びＣ−ｃ線断面図である。
１．１ａ、ｌｂ−半導体基板、２．２ａ、２ｂ。
３ａ、３ｂ・・・不純物領域、４・・・絶縁層、５・・
・多結晶シリコン層、６・・・Ａｆ層。
・多結晶シリコン層、６・・・Ａｆ層。
Claims (1)
- 半導体素子を備えた一導電型の半導体基板上に絶縁層を
介して前記半導体素子と接続した導体層を有する半導体
装置おいて、前記導体層の下の前記半導体基板表面の少
くとも前記半導体素子を除く部分に反対導電型の第１の
不純物領域を介して前記導体層と前記半導体基板との短
絡防止用の一導電型の第２の不純物領域を設けたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264283A JPS63117466A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264283A JPS63117466A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63117466A true JPS63117466A (ja) | 1988-05-21 |
Family
ID=17401015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264283A Pending JPS63117466A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117466A (ja) |
-
1986
- 1986-11-05 JP JP61264283A patent/JPS63117466A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646433A (en) | Pad protection diode structure | |
| JP3075892B2 (ja) | 半導体装置 | |
| JPS6358380B2 (ja) | ||
| US4543593A (en) | Semiconductor protective device | |
| JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
| US6013941A (en) | Bipolar transistor with collector surge voltage protection | |
| US4922316A (en) | Infant protection device | |
| JPS63117466A (ja) | 半導体装置 | |
| JP2611639B2 (ja) | 半導体装置 | |
| JP2000223499A (ja) | 静電保護装置 | |
| JPS63172468A (ja) | 入力保護回路 | |
| JPS58186959A (ja) | 半導体装置 | |
| JP2730174B2 (ja) | 入力保護装置 | |
| JPH0770707B2 (ja) | Ｃｍｏｓ入力保護回路 | |
| JPS59105369A (ja) | 半導体装置 | |
| JPS63146459A (ja) | 半導体集積回路装置 | |
| JPS5915508Y2 (ja) | 保護回路 | |
| JPS62166557A (ja) | 半導体静電破壊保護装置 | |
| JPS6290963A (ja) | Ｍｏｓ半導体回路 | |
| JPH05211292A (ja) | 半導体入力保護装置 | |
| JPH0358468A (ja) | 半導体集積回路装置 | |
| JPH0456470B2 (ja) | ||
| JPS5931051A (ja) | 高耐圧半導体装置 | |
| JPS60240155A (ja) | 半導体集積回路装置 | |
| JPH0454978B2 (ja) |