JPS63119574A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63119574A
JPS63119574A JP61265022A JP26502286A JPS63119574A JP S63119574 A JPS63119574 A JP S63119574A JP 61265022 A JP61265022 A JP 61265022A JP 26502286 A JP26502286 A JP 26502286A JP S63119574 A JPS63119574 A JP S63119574A
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transistor
drain
protection circuit
region
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Junpei Kumagai
熊谷　淳平
Satoshi Shinozaki
篠崎　慧
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はセルファラインでＭＯＳトランジスタを形成す
る半導体装置の製造方法に係わり、特に集積回路の外部
導出ビンに接続される入力保護回路のサージ吸収用ＭＯ
８）ランジスタの製造に関するものである。
（従来の技術） 半導体集積回路では、外部からのサージ（／４′ルス状
の高電圧ストレス）やＤＣストレス（定常的な高電圧ス
トレス）による内部素子の破壊を防ぐことを目的とした
特別な回路が設けられている。
以後この特別な回路を入力保護回路という。
第６図は半導体集積回路の構造の一例を示したものでら
る。信号はリード１と、これと電気的に接続されたＡｕ
線２と、これと電気的に接続され半導体基板５上に形成
されたｋＬノリーン３とを通り、入力保護回路４を経て
内部回路へ至る。第６図中６は半導体集積回路、７はモ
ールド樹脂である。
第７図は上記入力保護回路を示したものである。
この入力保護回路は抵抗Ｒ，＃Ｒ，，ＭＯ８トランジス
タＴｒｉ、Ｔｒ２から構成されている。Ａｔ／ｆターン
３に侵入したサージは、抵抗Ｒ１、Ｒ，によす鈍化し、
ＭＯＳ　）ランジスタＴｒｉ、Ｔｒ２によって吸収され
る。また定常的なりＣストレスはトランジスタＴｒ２に
よって吸収される。
上記ＭＯ８）ランノスタＴｒＪまたはＴｒ２の従来例の
断面図を第８図、第９図に示す。第８図において半導体
基板５上にソース、ドレイン領域１ノ。
１２が形成され、基板５の表面にｆ−）絶縁膜１３、ｒ
−）電極１４が形成される。第９図ではソース、ドレイ
ン領域１５．１６とｆ−１−電極１４０間に、領域１５
．１６の不純物濃度に比べ薄くまた浅い領域１７．１８
が形成されている。このトランジスタはＬＤＤ　（ｌｉ
ｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ　）　）ランジス
タと呼ばれ、トランジスタの微細化に有利な構造である
。
ＭＯＳトランジスタＴｒｉまたはＴｒ”（第７図）の製
造工程の従来例を第１０図（ａ３　、　（ｂ）に示す。
この従来例ではソース、ドレイン領域はセルファライン
で形成される。即ち基板５の表面に熱酸化膜１３、多結
晶シリコン１４を堆積し念後に、パターニングしてｆｆ
−ト酸化膜１３、ダート電極１４を形成する。更に基板
５と異なる導電型の不純物２１をイオン注入する（第１
Ｏ図（ａ））。その後熱拡散によりソース、ドレイン領
域１１．１２または１７゜１８を形成する（第１０図（
ｂ））。
（発明が解決しようとする問題点） 素子の微細化はトランジスタのソース、ドレイン領域の
深さｘｌを浅く、不純物濃度を低くする傾向がある（第
１１図参照）。ドレイン領域１１または１２の不純物濃
度の低下は、ドレイン領域の高抵抗化をもたらし、これ
によシトレイ／電流による接合破壊電力は減少する。ま
たソース、ドレイン領域の深さｘｌが浅（なると、接合
側面部の曲率半径Ｒが小さくなる。Ｒの減小は接合側面
部の空乏層内の電界の増大を招き、接合破壊耐圧の劣化
を招く。
以上のように高集積化にともない、接合破壊耐性が劣化
する。ゆえに従来工程のようにＭＯＳ　トランジスタの
ソース、ドレイン領域をセル７アラインで製造したとき
、高集積化にしたがって入力保護回路のＭＯＳ　）ラン
ジスタ（Ｔｒｌ　、Ｔｒ２　）の接合破壊耐性が劣化し
、半導体集積回路の外部からのサージまたはＤＣストレ
スに対する耐性が劣化するという問題が生じる。
本発明は、ＭＯＳ　トランジスタのソース、ドレインを
セルファラインで形成する通常の半導体集積回路で、入
力保護回路のＭＯＳトランジスタの接合破壊耐性の向上
を計り得る半導体装置の製造方法を提供するものである
。
［発明の構成コ （問題点を解決するための手段と作用）′本発明は、入
力保護回路にＭＯＳ　）ランジスタをもつ半導体集積回
路の製造工程で、入力保護回路のＭＯＢ　トランジスタ
のソースまたはドレイン領域をマスク合わせで形成した
後、絶縁膜、導電性被膜を積層形成し、これを所望の形
にパターニングしてダート絶縁膜、ｒ−）電極を形成し
た後、これをマスクとして不純物を注入し、セルファラ
インで少くとも他のトランジスタのソース、ドレイン領
域を形成するものである。入力保護回路のトランジスタ
を上記のように形成することによって、該トランジスタ
を７オトレゾストをマスクとしてイオン注入するとき、
ソースまたはドレインの不純物濃度を上げて拡散抵抗を
下げ、ドレイン電流による接合破壊電力を増加させ、か
つソースまたはドレイン領域の接合曲面部の曲率半径を
大きくすることによυ、この曲面領域の電界を緩和させ
、接合破壊耐性を向上させることができるものである。
（実施例） 本発明はトランジスタのソース、ドレイン領域をセルフ
ァラインで形成する半導体集積回路で、入力保護回路の
ＭＤＳ　トランジスタだけ、そのソースまたはドレイン
領域をマスク合わせで形成する製造法である。
第１図に本発明の第１実施例による入力保護回路のＭＤ
Ｓ　）ランジスタの製造工程例を示す。半導体基板５の
表面にレゾスト３１を被着し、パターニング後、第１の
イオン３２をイオン注入する（第１図（ａ））。これに
よりソースまたはドレイン領域３３．３４を、ダート絶
縁膜１３、ｒ−）電極１４のパターニング前に形成して
おく。更にこれらダート絶縁膜、ｒ−ト電極を他のＭＯ
８素子についても同時形成後、ダート電極１４をマスク
として第１のイオン３２と同じ導電型の第２のイオン３
２′をイオン注入し、入力保護回路以外の回路のＭＯＳ
トランジスタのソース、ドレイン１１．１２が形成され
る。この時入力保護回路のＭＤＳ）ランジスタ、他のＭ
ＤＳ　トランジスタ双方にイオン３２′のイオン注入が
行なわれる（第１図（ｂ））。以上によりこの半導体集
積回路には、入力保護回路にマスク合わせで注入された
第１のイオン及びセルファラインで注入された第２のイ
オンから形成されたソースまたはドレイン領域をもつ第
１のＭＤＳ　）ランジスタと、入力保護回路以外の回路
に第２のイオンだけで形成されたソース及びドレインを
もつ＠２のＭＤＳ　トランジスタが存在する。
第１．第２のＭＤＳトランジスタの断面図をそれぞれ第
２図（ａ）、第２図（ｂ）に示す。第１のトランジスタ
のソースまたはドレイン領域の不純物Ｎ０、接合側面部
の曲率をｒｌ、横方向の広がりをｙｌ、第２のＭＤＳ　
）ランジスタのソース、ドレインの濃度ｔＮｓ　、接合
側面部の曲率をｒｚ、横方向の拡がりを７ｚとする。こ
こで本発明の効果を得るために次の条件を満たすものと
する。
ｙｔ　＞ｙｔ　　＊　ｒｔ　＞ｒｚ　　＋　Ｎｔ　＞Ｎ
ｓ本発明の第２実施例ｔ−第３図に示す。基板５の表面
にレジスト３１を被着、パターニング後、第１のイオン
３２をイオン注入する（第３図（ａ）　）。
更にレノスト３１と同じかまたはレジスト３１を剥離し
た後の工程で新たに被着、パターニングされたレゾスト
３１′をマスクとして、第１のイオンと同じかまたは同
じ導電性の第２のイオン３ｆ全イオン注入する（第３図
（ｂ））。以上によりＭＤＳ　トランジスタのソースま
たはドレイン領域は、同じま之は同じ導電性をもった２
種類のイオンによりマスク合わせにて形成され（第３図
（Ｃ））、以後第１図（ｂ）の場合と同様にｒ−ト絶縁
膜１３、ｆ−）電極１４をｐ４ターニング形成した後、
ダート電極１４をマスクとして第１．第２と同じまたは
同じ導電性のイオンがイオン注入される（第３図（ｄ）
）。
なおソースまたはドレイン領域をマスク合わせで形成す
るイオンの注入回数は、第２の実施例の如く２回だけで
なく、それ以上でもよい。
本発明のｇ３の実施例を第４図に示す。この例ではドレ
インまたはソース領域の一方例えば３３のみを、レゾス
トによるマスク合わせで形成する例である。
本発明の第４の実施例を第５図に示す。この例ではソー
ス、ドレイン領域のいずれも、レノストによるマスク合
わせてイオン注入を行なうが、注入されるイオンをソー
スとドレインとでふりわけたものである。即ちソース領
域３３だけに第１のイオンを注入し、ドレイン領域３５
だけに第２のイオンを注入してソース、ドレイン領域の
構造をアンバランスにするものである。
なお本発明は実施例のみに限られず徨々の応用が可能で
ある。例えば実施例ではマスク合わせて入力保護回路の
トランジスタのソース、ドレインを形成してから、ｒ−
計電極１４をパターニングして、ｆ−）電極１４をマス
クとして再びイオン注入したが、入力保護回路のトラン
ジスタについてはそのソース、ドレイン領域をレゾスト
で覆）でイオン注入しないようにしてもよい。ま九入力
保膜回路のソース、ドレイン形成はイオン注入でなくて
も、例えば拡散でも形成できる。この場合マスク材とし
てはシリコン窒化膜等を用いることができ、高濃度に不
純物を含んだガラスから熱拡散させてもよい。例えば燐
ガラスから燐を熱拡散させるなどである。
［発明の効果コ 本発明の効果は、ＭＯＳトランジスタのソース、ドレイ
ンをセルファラインで形成する半導体集積回路で、入力
保護回路のＭＯＳ　）ランノスタをマスク合わせで形成
し、ソースまたはドレイン領域の不純物濃度を上げて拡
散層抵抗を下げ、ドレイン電流による接合破壊電力を増
加させ、またソースまたはドレイン領域の接合曲面部の
曲率半径を大きくすることによシ、この曲面領域の電界
を緩和させ、接合破壊耐性を向上させたことである。
本発明による入力保護回路のトランジスタのソースまた
はドレイン領域の横方向の広がＦ）ｙｓ（第２図（ａ）
）は、入力保護回路以外のトランジスタのソース、ドレ
イン領域の横方向底がりｙ。
（第２図（ｂ））よシも大きい必要がある。この条件が
満たされないと、トランジスタの電気的特性は依然とし
てセル７アラインで形成されたソースまたはドレイン領
域の特性を示す。
ソースまたはドレイン領域の濃度を上げると、ドレイン
電流による接合破壊電力が増加する根拠は、ソースまた
はドレイン領域の拡散抵抗が高い構造をもつＬＤＤトラ
ンジスタの接合破壊電力が、拡散層抵抗の低いトランジ
スタに比べて低いことによる。この理は次の通りである
。いま拡散層抵抗をＲとすると、ドレイン電流Ｉによる
電力ＷはＷ＝Ｉ２Ｒ 即ち拡散層抵抗Ｒが高いほど、接合破壌電力Ｗに至らし
める電流Ｉは小さくなる。
またソースま念はドレイン領域の接合曲面部の曲率半径
を大きくとることが、曲面領域の電界を緩和させること
は電磁見学の法則から明らかである。電界の緩和は接合
破壊電流を分散させ、接合の永久破壊を起こしにくくす
る効果がある。本発明の効果を最もよく得るには、ソー
ス及びドレインの両領域を、低抵抗化しかつ曲率半径を
大きくすればよい。しかし該低抵抗化か曲率半径を大き
くすることのいずれか一方を実施しても、本発明の効果
は得られるし、ソースまたはドレインのいずれか一方の
領域のみ実施しても本発明の効果が得られる。
本発明はセルファラインでソース、ドレイン領域を形成
する半導体集積回路の入力保護回路のトランジスタにお
いて、そのソース″！！友はドレイン領域にマスク合わ
せて不純物を注入するものである。ＣＭＯＳ構造をもつ
半導体集積回路の場合、Ｎウェル領域またはＰウェル領
域を形成するリソグラフィー工程で、同時に入力保護口
゛路のトランジスタのソースまたはドレインをウェルと
共に形成でき、工程の簡単化が可能である。また例えば
１トランジスタ、１キヤノ９シタでメモリセルが構成さ
れたダイナミックメモリで、トランジスタのｙ　−ト電
極ノ９ターニング前にＭＯＳキャパシタをデプリーショ
ン化するための不純物注入を行なう製造方法において、
デプリーション化不純物を注入するためのりソゲラフイ
エ程で、同時に入力保護回路のトランジスタのソースま
たはドレイン領域をデｆ　ＩＪ−シ、ン化不純物で形成
させることができ、工程の簡単化が可能である。入力保
護回路のトランジスタのソースまたはドレイン領域をウ
ェル形成の際形成すれば、曲率半径を大きくできるし、
デプリーション化不純物で形成すれば、拡散層を低抵抗
化できる。なおトランジスタがＬＤＤ構造であれば、ソ
ース、ドレイン領域の不純物濃度はデプリーション化領
域の不純物濃度に比べて小さく設計されるし、集積度が
増すにつれ、ソース、ドレイン領域の拡散層抵抗はデプ
リーション化領域の比抵抗に比べて高くなる傾向がある
。
またマスク合わせてソースまたはドレイン領域を形成す
るのは高集積化には不利であるが、それもダート電極の
ソース・ドレイン方向の長さＬが短いトランジスタだけ
で、入力保護回路のトランジスタのように、Ｌ″ｆｔｆ
ｔ充分計できるトランジスタにおいて困難は全くない。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図は同実
施例の効果を説明するための断面図、第３図ないし第５
図は本発明の異なる実施例を示す断面図、第６図は従来
の半導体集積回路の構造を示す一部切欠斜視図、第７図
は従来の入力保護回路図、第８図、第９図は従来のＭＯ
Ｓトランジスタの断面図、第１０図は従来のＭＯＳ　）
ランジスタの製造工程を示す断面図、第１１図は同ＭＯ
８トランジスタの欠点を説明するための断面図である。 ５・・・半導体基板、１１．１２・・・セル７アライン
によるソース、ドレイン、１３・・・ｆ−）絶縁膜、１
４・・・ダート電極、３１・・・レジスト、３３．３４
・・・マスク合わせによるソース、ドレイン、Ｔｒｌ　
。 Ｔｒｌ・・・入力保護回路のトランジスタ。 出願人代理人　　弁理士　鈴　江　武　彦（ａ） 第１図 第２図 （ａ） （ｄ） 第３図 第４図 第５図 第６図 第７図 第８図 第９図 （ａ） （ｂ） 第１０図 第１１図

Claims (4)

    【特許請求の範囲】
  1. （１）集積回路の外部導出ピンに接続されかつサージ吸
    収用ＭＯＳトランジスタを有した入力保護回路を具備し
    た半導体装置の製造方法において、前記入力保護回路の
    トランジスタのソースまたはドレイン領域にマスク材を
    介して半導体基板と逆導電型の不純物注入を行なう工程
    と、絶縁膜、導電性被膜を順次形成し所望のパターンに
    形成する工程と、前記トランジスタを含めまたは含めな
    いで他のＭＯＳトランジスタ形成予定領域に前記導電性
    被膜をマスクとして前記不純物と同導電型の不純物をイ
    オン注入する工程とを具備したことを特徴とする半導体
    装置の製造方法。
  2. （２）前記入力保護回路のトランジスタのソースまたは
    ドレイン領域にマスク材を介して半導体基板と逆導電型
    の不純物注入を行なう工程を複数回行なうことを特徴と
    する特許請求の範囲第１項に記載の半導体装置の製造方
    法。
  3. （３）前記半導体装置がＣＭＯＳ構造をもつ場合、ウェ
    ル領域と入力保護回路のトランジスタのソースまたはド
    レイン領域のマスク領域を同時にパターニングするリソ
    グラフィ工程と、前記ウェル領域と入力保護回路のトラ
    ンジスタのソースまたはドレイン領域に不純物を同時に
    注入する工程とを具備したことを特徴とする特許請求の
    範囲第１項に記載の半導体装置の製造方法。
  4. （４）前記半導体装置が１トランジスタ／１ＭＯＳキャ
    パシタを記憶素子にもつダイナミックメモリーの場合、
    ＭＯＳキャパシタのディプリーション化領域と入力保護
    回路のトランジスタのソースまたはドレイン領域のマス
    ク領域を同時にパターニングするリソグラフィ工程と、
    前記ディプリーション化領域と前記トランジスタのソー
    スまたはドレイン領域に不純物を同時に注入する工程と
    を具備したことを特徴とする特許請求の範囲第１項に記
    載の半導体装置の製造方法。
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