JPH0646662B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0646662B2 JPH0646662B2 JP58243801A JP24380183A JPH0646662B2 JP H0646662 B2 JPH0646662 B2 JP H0646662B2 JP 58243801 A JP58243801 A JP 58243801A JP 24380183 A JP24380183 A JP 24380183A JP H0646662 B2 JPH0646662 B2 JP H0646662B2
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- protection circuit
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- internal circuit
- gate electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、静電保護回路と内部回路とを同一半導体基板
上に有し、内部回路にＭＩＳ(メタル インシュレータ
セミコンダクタ)素子を用いた半導体装置に関する。
上に有し、内部回路にＭＩＳ(メタル インシュレータ
セミコンダクタ)素子を用いた半導体装置に関する。
［背景技術］ 半導体装置(ＩＣ)の高速化ならびに高集積化を目的とし
て半導体デバイスの小型化がはかられている。ＭＩＳ素
子（ＭＩＳＦＥＴ）の典型的な例であるＭＯＳ素子（Ｍ
ＯＳＦＥＴ）を例外ではない。ＭＯＳ素子の小型化のた
めに、そのゲート酸化膜が薄くなり、チャネル長が短く
なっている。このため、デバイス内部が相対的に高電界
となり、ホットキャリヤのゲート酸化膜への注入現象が
みられ、しきい電圧のシフトや相互コンダクタンスの劣
化が生じる。これを解決するために、第１図に示すよう
な２重拡散ドレイン構造が提案されている。第１図は典
型的なＮチャネルＭＯＳＦＥＴの断面構造を示す。符号
１はＰ型シリコン半導体基板、符号２は二酸化シリコン
（ＳｉＯ２）膜、符号３はゲート酸化膜、符号４はゲー
ト電極である。ドレイン近傍での高電界を緩和するため
にドレインならびにソースは、各々リン(Ｐ)によるＮ−
型層５とひ素(Ａｓ)によるＮ＋型層６とより成る２重拡
散ドレイン構造を有している(雑誌「日経エレクトロニ
クス別冊マイクロデバイセズ」p82〜86)。 ところで、ＭＩＳ素子からなる回路を、ＩＣの外部から
の異状な信号に対して保護するために、同一半導体基板
上に保護回路を形成するのが一般である。
て半導体デバイスの小型化がはかられている。ＭＩＳ素
子（ＭＩＳＦＥＴ）の典型的な例であるＭＯＳ素子（Ｍ
ＯＳＦＥＴ）を例外ではない。ＭＯＳ素子の小型化のた
めに、そのゲート酸化膜が薄くなり、チャネル長が短く
なっている。このため、デバイス内部が相対的に高電界
となり、ホットキャリヤのゲート酸化膜への注入現象が
みられ、しきい電圧のシフトや相互コンダクタンスの劣
化が生じる。これを解決するために、第１図に示すよう
な２重拡散ドレイン構造が提案されている。第１図は典
型的なＮチャネルＭＯＳＦＥＴの断面構造を示す。符号
１はＰ型シリコン半導体基板、符号２は二酸化シリコン
（ＳｉＯ２）膜、符号３はゲート酸化膜、符号４はゲー
ト電極である。ドレイン近傍での高電界を緩和するため
にドレインならびにソースは、各々リン(Ｐ)によるＮ−
型層５とひ素(Ａｓ)によるＮ＋型層６とより成る２重拡
散ドレイン構造を有している(雑誌「日経エレクトロニ
クス別冊マイクロデバイセズ」p82〜86)。 ところで、ＭＩＳ素子からなる回路を、ＩＣの外部から
の異状な信号に対して保護するために、同一半導体基板
上に保護回路を形成するのが一般である。
保護回路以外の回路つまりＩＣの内部回路を保護する保
護回路９の代表的なものとして、第２図のような等価回
路で示されるもので知られている。ボンディングパッド
８にその一端を電気的に接続された拡散抵抗１０を介し
て内部回路に信号を送られるとともに、抵抗10と内部回
路との接続点に、そのゲートならびにソースが接地され
たクランプ用ＭＯＳＦＥＴ１１を接続している。
護回路９の代表的なものとして、第２図のような等価回
路で示されるもので知られている。ボンディングパッド
８にその一端を電気的に接続された拡散抵抗１０を介し
て内部回路に信号を送られるとともに、抵抗10と内部回
路との接続点に、そのゲートならびにソースが接地され
たクランプ用ＭＯＳＦＥＴ１１を接続している。
本発明者は、２重拡散ドレイン構造を採用している半導
体装置を試作したところ、次のような問題があることが
わかった。すなわち、前記半導体装置においては、保護
回路９も同様に２重拡散ドレイン構造によって形成され
る。保護回路９の断面構造は第３図に示すとおりであ
る。第３図において、符号１２はＰ型シリコン半導体基
板、符号１３は分離用のＳｉＯ２膜、符号１０は拡散抵
抗、符号１１はクランプ用ＭＯＳＦＥＴ、符号１４はソ
ース拡散層、符号１５はゲート酸化膜、符号１６はゲー
ト電極、符号１７はリンシリケートガラス(ＰＳＧ)膜、
符号１８はアルミニウム電極である。拡散抵抗１０なら
びにクランプ用ＭＯＳＦＥＴ１１のソース、ドレイン領
域である拡散層はともに２重拡散ドレイン構造であっ
て、Ｎ＋型層とＮ−型層より構成されている。
体装置を試作したところ、次のような問題があることが
わかった。すなわち、前記半導体装置においては、保護
回路９も同様に２重拡散ドレイン構造によって形成され
る。保護回路９の断面構造は第３図に示すとおりであ
る。第３図において、符号１２はＰ型シリコン半導体基
板、符号１３は分離用のＳｉＯ２膜、符号１０は拡散抵
抗、符号１１はクランプ用ＭＯＳＦＥＴ、符号１４はソ
ース拡散層、符号１５はゲート酸化膜、符号１６はゲー
ト電極、符号１７はリンシリケートガラス(ＰＳＧ)膜、
符号１８はアルミニウム電極である。拡散抵抗１０なら
びにクランプ用ＭＯＳＦＥＴ１１のソース、ドレイン領
域である拡散層はともに２重拡散ドレイン構造であっ
て、Ｎ＋型層とＮ−型層より構成されている。
しかし、前記半導体装置においては、拡散層における接
合部のブレークダウン電圧が上昇するという原因によっ
て、クランプ用ＭＯＳＦＥＴのゲート破壊電圧（あるい
は静電破壊電圧）が低下するという問題点が生ずる。
合部のブレークダウン電圧が上昇するという原因によっ
て、クランプ用ＭＯＳＦＥＴのゲート破壊電圧（あるい
は静電破壊電圧）が低下するという問題点が生ずる。
［発明の目的］ 本発明の目的は、ホットキャリヤによる特性劣化と破壊
耐圧劣化との両者をともに改良した半導体装置を提供す
ることである。
耐圧劣化との両者をともに改良した半導体装置を提供す
ることである。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ドレイン領域がボンディングパッドに接続さ
れたＭＩＳＦＥＴのドレイン耐圧が内部回路におけるＭ
ＩＳＦＥＴのドレイン耐圧より低くなるようにゲート電
極下のドレイン領域の不純物濃度を異ならしめることに
より、内部回路のホットキャリアによる特性劣化を低減
するとともに、クランプ用ＭＩＳＦＥＴのゲート酸化膜
に加わる電界強度を緩和し、高い破壊電圧をもつように
した半導体装置を提供するものである。
れたＭＩＳＦＥＴのドレイン耐圧が内部回路におけるＭ
ＩＳＦＥＴのドレイン耐圧より低くなるようにゲート電
極下のドレイン領域の不純物濃度を異ならしめることに
より、内部回路のホットキャリアによる特性劣化を低減
するとともに、クランプ用ＭＩＳＦＥＴのゲート酸化膜
に加わる電界強度を緩和し、高い破壊電圧をもつように
した半導体装置を提供するものである。
［実施例］ 以下本発明の半導体装置の一実施例を第４図から第１０
図を参照して説明する。
図を参照して説明する。
第４図は本発明の一実施例であるＤ−ＲＡＭのチップ７
のレイアウトを示す一例である。符号８はボンディング
パッド、符号９は各ボンディングパッドに対して形成さ
れた保護回路、符号１００は書き込み読み出しのタイミ
ング信号等を発生する信号発生回路、符号１０１はＭＩ
Ｓ素子をメモリセルとしたメモリアレイ、符号１０２は
コラムならびにロー用のデコーダである。これによって
Ｄ−ＲＡＭ(ダイナミック−ランダム アクセスメモリ)
チップが構成されている。
のレイアウトを示す一例である。符号８はボンディング
パッド、符号９は各ボンディングパッドに対して形成さ
れた保護回路、符号１００は書き込み読み出しのタイミ
ング信号等を発生する信号発生回路、符号１０１はＭＩ
Ｓ素子をメモリセルとしたメモリアレイ、符号１０２は
コラムならびにロー用のデコーダである。これによって
Ｄ−ＲＡＭ(ダイナミック−ランダム アクセスメモリ)
チップが構成されている。
第５図から第８図は本発明の半導体装置を得るための製
造工程を示す図であって、各図の左側には保護回路、右
側には内部回路の一部であるメモリセルを各々対照して
示している。第８図は半導体装置の完成断面図、第９図
ならびに第１０図は第８図に示す半導体装置の概略平面
図である。
造工程を示す図であって、各図の左側には保護回路、右
側には内部回路の一部であるメモリセルを各々対照して
示している。第８図は半導体装置の完成断面図、第９図
ならびに第１０図は第８図に示す半導体装置の概略平面
図である。
第５図は、従来の公知技術を用いてＤ−ＲＡＭのＭＯＳ
ＦＥＴのゲート電極までを形成した状態断面図である。
図において符号２０は半導体基板、符号２１はゲート酸
化膜、符号２２はゲート電極である。半導体基板２０
は、たとえば（100）結晶を有するＰ型単結晶シリコン
基板、ゲート酸化膜２１は、たとえばＳｉＯ２膜、そし
てゲート電極２２は、第２層目の導体層からなり、たと
えば多結晶シリコンをＣＶＤ（化学気相反応）法によっ
て形成した後、リン等を拡散して抵抗値を下げた多結晶
シリコンである。ゲート電極としては高融点金属層また
はそのシリサイド層、多結晶シリコンと高融点金属のシ
リサイドとの２層構造等を用いてもよい。第５図の左側
には保護回路の一例として第２図に示す回路が形成さ
れ、右側には内部回路の一例としてＤ−ＲＡＭのメモリ
セルが形成される。
ＦＥＴのゲート電極までを形成した状態断面図である。
図において符号２０は半導体基板、符号２１はゲート酸
化膜、符号２２はゲート電極である。半導体基板２０
は、たとえば（100）結晶を有するＰ型単結晶シリコン
基板、ゲート酸化膜２１は、たとえばＳｉＯ２膜、そし
てゲート電極２２は、第２層目の導体層からなり、たと
えば多結晶シリコンをＣＶＤ（化学気相反応）法によっ
て形成した後、リン等を拡散して抵抗値を下げた多結晶
シリコンである。ゲート電極としては高融点金属層また
はそのシリサイド層、多結晶シリコンと高融点金属のシ
リサイドとの２層構造等を用いてもよい。第５図の左側
には保護回路の一例として第２図に示す回路が形成さ
れ、右側には内部回路の一例としてＤ−ＲＡＭのメモリ
セルが形成される。
符号２３は厚い分離用の酸化膜であって、たとえば、シ
リコン基板２０の表面を熱酸化によって選択的に酸化し
たものである。メモリセル側に形成されたこのフィール
ド酸化膜２３ならびにそれとつながる薄いＳｉＯ２酸化
膜２４の表面には、耐酸化膜である窒化シリコン(Ｓｉ
３Ｎ４)膜２５が形成され、その上部にＳｉＯ２膜２６
を介してリン等を拡散して低抵抗化した多結晶シリコン
電極２７が形成されている。この多結晶シリコン電極２
７からなる第１層目の導体層はメモリセルのキヤパシタ
の一方の電極が形成している。なお、この状態ですでに
反転防止層、しきい電圧制御等のイオン打込みはすでに
完了している。
リコン基板２０の表面を熱酸化によって選択的に酸化し
たものである。メモリセル側に形成されたこのフィール
ド酸化膜２３ならびにそれとつながる薄いＳｉＯ２酸化
膜２４の表面には、耐酸化膜である窒化シリコン(Ｓｉ
３Ｎ４)膜２５が形成され、その上部にＳｉＯ２膜２６
を介してリン等を拡散して低抵抗化した多結晶シリコン
電極２７が形成されている。この多結晶シリコン電極２
７からなる第１層目の導体層はメモリセルのキヤパシタ
の一方の電極が形成している。なお、この状態ですでに
反転防止層、しきい電圧制御等のイオン打込みはすでに
完了している。
つぎに、第６図において、保護回路の表面にのみホトリ
ソグラフィ技術を用いて、ホトレジスト膜２８を選択的
に形成する。具体的には、このホトレジスト膜２８は第
４図の領域Ａ上にのみ形成される。このホトレジスト膜
２８をマスクとして、半導体装置全面に２重拡散ドレイ
ン構造のＮ−型を形成するためのイオン打込みを行う。
このイオン打込みは、Ｎ型不純物のたとえばリンイオン
を打込み、ソース、ドレイン領域となるＮ−型拡散層２
９を形成している。
ソグラフィ技術を用いて、ホトレジスト膜２８を選択的
に形成する。具体的には、このホトレジスト膜２８は第
４図の領域Ａ上にのみ形成される。このホトレジスト膜
２８をマスクとして、半導体装置全面に２重拡散ドレイ
ン構造のＮ−型を形成するためのイオン打込みを行う。
このイオン打込みは、Ｎ型不純物のたとえばリンイオン
を打込み、ソース、ドレイン領域となるＮ−型拡散層２
９を形成している。
第７図において、ホトレジスト膜２８を除去した後に、
２重拡散ドレイン構造のＮ＋型層の３０の形成、およ
び、保護回路の拡散抵抗層３１とクランプ用ＭＯＳＦＥ
Ｔのソース、ドレイン領域３２の形成のために、Ｎ型不
純物のたとえばひ素イオンを打込む。
２重拡散ドレイン構造のＮ＋型層の３０の形成、およ
び、保護回路の拡散抵抗層３１とクランプ用ＭＯＳＦＥ
Ｔのソース、ドレイン領域３２の形成のために、Ｎ型不
純物のたとえばひ素イオンを打込む。
第６図ならびに第７図からわかるように、保護回路は１
重拡散ドレイン構造、内部回路は２重拡散ドレイン構造
として構成される。この場合、保護回路にＮ−型層のリ
ンイオンが打込まれないように、マスクとして、ホトレ
ジスト膜２８の選択的形成を利用しているが、イオン打
込み走査を制御することによって保護回路へのリンイオ
ンの打込みをなくすことが可能である。なぜなら、第４
図に示すように、静電保護回路は一般的にチップ周辺の
ある領域に偏在して形成されているので、イオン打込み
走査をこの領域に限定して中止することが比較的容易で
あるからである。
重拡散ドレイン構造、内部回路は２重拡散ドレイン構造
として構成される。この場合、保護回路にＮ−型層のリ
ンイオンが打込まれないように、マスクとして、ホトレ
ジスト膜２８の選択的形成を利用しているが、イオン打
込み走査を制御することによって保護回路へのリンイオ
ンの打込みをなくすことが可能である。なぜなら、第４
図に示すように、静電保護回路は一般的にチップ周辺の
ある領域に偏在して形成されているので、イオン打込み
走査をこの領域に限定して中止することが比較的容易で
あるからである。
このようにして、１重拡散ドレイン構造の静電保護回路
と２重拡散ドレイン構造の内部回路とを形成した後、第
８図に示すように、フォスフォシリケートガラス膜(Ｐ
ＳＧ膜)３３ならびに第３層目の導体層としてのアルミ
ニウム層を形成する。アルミニウム層は、拡散抵抗３１
の引出し電極３４、内部回路への引出し電極３５、ソー
ス電極３６、ならびにメモリセルのデータ線３７等であ
る。なお、ＰＳＧ膜３３を形成した後、これら電極用の
コンタクタ孔形成のためのホトエッチングを行って、ア
ルミニウムのスパッタリングによって電極を形成してい
る。最後に保護膜としてのＰＳＧ膜３８が形成される。
と２重拡散ドレイン構造の内部回路とを形成した後、第
８図に示すように、フォスフォシリケートガラス膜(Ｐ
ＳＧ膜)３３ならびに第３層目の導体層としてのアルミ
ニウム層を形成する。アルミニウム層は、拡散抵抗３１
の引出し電極３４、内部回路への引出し電極３５、ソー
ス電極３６、ならびにメモリセルのデータ線３７等であ
る。なお、ＰＳＧ膜３３を形成した後、これら電極用の
コンタクタ孔形成のためのホトエッチングを行って、ア
ルミニウムのスパッタリングによって電極を形成してい
る。最後に保護膜としてのＰＳＧ膜３８が形成される。
第９図ならびに第１０図は、各々、第８図の静電保護回
路ならびに内部回路の概略平面図である。第９図のＢ−
Ｂ矢視面、第１０図のＣ−Ｃ矢視面が各々第８図の保護
回路を示す領域ならびに内部回路を示す領域に対応して
いる。
路ならびに内部回路の概略平面図である。第９図のＢ−
Ｂ矢視面、第１０図のＣ−Ｃ矢視面が各々第８図の保護
回路を示す領域ならびに内部回路を示す領域に対応して
いる。
第９図において、符号４０はボンディングパッド部、符
号４１は入力部拡散層、符号４２はコンタクトホール、
符号４３は拡散抵抗であり、符号４４はクランプ用ＭＯ
ＳＦＥＴに各々対応している。クランプ用ＭＯＳＦＥＴ
４４は、各々拡散抵抗４３に電気的に接続される領域４
５、ゲート電極４６、ならびにソース部４７とより成
る。領域４５はコンタクト４５ＡによりＡｌ信号線４５
Ｂにより接続され、Ａｌ信号線４５Ｂは内部回路に電気
的に接続されている。一方、ソース部４７はコンタクト
４７ＡによりＡｌ線４７Ｂに接続され、４７Ｂの一端は
コンタクト４８を介てゲート電極に接続され、そして他
端は接地されている。
号４１は入力部拡散層、符号４２はコンタクトホール、
符号４３は拡散抵抗であり、符号４４はクランプ用ＭＯ
ＳＦＥＴに各々対応している。クランプ用ＭＯＳＦＥＴ
４４は、各々拡散抵抗４３に電気的に接続される領域４
５、ゲート電極４６、ならびにソース部４７とより成
る。領域４５はコンタクト４５ＡによりＡｌ信号線４５
Ｂにより接続され、Ａｌ信号線４５Ｂは内部回路に電気
的に接続されている。一方、ソース部４７はコンタクト
４７ＡによりＡｌ線４７Ｂに接続され、４７Ｂの一端は
コンタクト４８を介てゲート電極に接続され、そして他
端は接地されている。
第１０図において、符号５０はメモリセルの活性領域を
規定するフイールド酸化膜の境界線であり、符号５１は
多結晶シリコンのワード線でＭＯＳＦＥＴのゲート電極
に対応している。符号５２はメモリセルのキャパシタン
スの一方の電極である多結晶シリコン、符号５３はデー
タ線のコンタクトホール５４に配線されたアルミニウム
電極である。
規定するフイールド酸化膜の境界線であり、符号５１は
多結晶シリコンのワード線でＭＯＳＦＥＴのゲート電極
に対応している。符号５２はメモリセルのキャパシタン
スの一方の電極である多結晶シリコン、符号５３はデー
タ線のコンタクトホール５４に配線されたアルミニウム
電極である。
第１１図は、保護回路が１重拡散ドレイン構造のもの
と、２重拡散ドレイン構造のものとの静電破壊電圧の比
較を示した実験的データの代表例を示すグラフである。
縦軸は％表示の累積不良率を示し、横軸はボルト表示が
静電破壊電圧を示している。折線(ａ)は２重拡散ドレイ
ン構造のもの、折線(ｂ)は１重拡散ドレイン構造のもの
で、供試サンプル５個を用い同一ピンについての耐圧を
調べた結果である。グラフから明らかなように、保護回
路に１重拡散ドレイン構造を用いたものの静電破壊電圧
がはるかに改善されていることがわかる。
と、２重拡散ドレイン構造のものとの静電破壊電圧の比
較を示した実験的データの代表例を示すグラフである。
縦軸は％表示の累積不良率を示し、横軸はボルト表示が
静電破壊電圧を示している。折線(ａ)は２重拡散ドレイ
ン構造のもの、折線(ｂ)は１重拡散ドレイン構造のもの
で、供試サンプル５個を用い同一ピンについての耐圧を
調べた結果である。グラフから明らかなように、保護回
路に１重拡散ドレイン構造を用いたものの静電破壊電圧
がはるかに改善されていることがわかる。
［効 果］ 以上説明したように、保護回路を１重拡散ドレイン構造
とし、内部回路を２重拡散ドレイン構造としたことによ
り、内部回路の電界集中が緩和されるとともに保護回路
のゲート酸化膜への電界集中が緩和されるので、ホット
キャリヤならびに破壊電圧の両者に対する対策をともに
備えることができるという効果が得られる。
とし、内部回路を２重拡散ドレイン構造としたことによ
り、内部回路の電界集中が緩和されるとともに保護回路
のゲート酸化膜への電界集中が緩和されるので、ホット
キャリヤならびに破壊電圧の両者に対する対策をともに
備えることができるという効果が得られる。
また、保護回路にマスクを施して２重拡散ドレインの一
方の拡散層の形成を阻止しているので、ホトリソグラフ
ィの工程を１回追加することによって容易に本発明の半
導体装置を製造できるという効果が得られる。
方の拡散層の形成を阻止しているので、ホトリソグラフ
ィの工程を１回追加することによって容易に本発明の半
導体装置を製造できるという効果が得られる。
さらに、イオン打込み走査を比較的偏在ないしは局在し
ている保護回路に局部的に制御する方法を用いれば、簡
単な製造工程によって実施できるという効果が得られ
る。
ている保護回路に局部的に制御する方法を用いれば、簡
単な製造工程によって実施できるという効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、保護回路を
１個の拡散抵抗と１個のクランプ用ＭＯＳＦＥＴより成
るものとして例示したが、これに限定されるものではな
く、少なくとも拡散層における接合部降伏およびクラン
プ用ＭＯＳＦＥＴのドレイン端における表面降伏を静電
破壊電圧の向上に利用している種々の保護回路に適用で
きる。同様に内部回路の例示としてＤ−ＲＡＭを挙げた
が、これに限定されるものではなく少なくとも２重拡散
ドレイン構造のＭＩＳ素子を有するもの全般に適用でき
る。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、保護回路を
１個の拡散抵抗と１個のクランプ用ＭＯＳＦＥＴより成
るものとして例示したが、これに限定されるものではな
く、少なくとも拡散層における接合部降伏およびクラン
プ用ＭＯＳＦＥＴのドレイン端における表面降伏を静電
破壊電圧の向上に利用している種々の保護回路に適用で
きる。同様に内部回路の例示としてＤ−ＲＡＭを挙げた
が、これに限定されるものではなく少なくとも２重拡散
ドレイン構造のＭＩＳ素子を有するもの全般に適用でき
る。
［利用分野］ 以上の説明では主としてその発明の背景となったＤ−Ｒ
ＡＭとその保護回路に適用した場合について説明した
が、広く一般のＭＯＳ集積回路、たとえばＤ−ＲＡＭ、
Ｓ−ＲＡＭ、ＭＯＳロジック等に適用できる。
ＡＭとその保護回路に適用した場合について説明した
が、広く一般のＭＯＳ集積回路、たとえばＤ−ＲＡＭ、
Ｓ−ＲＡＭ、ＭＯＳロジック等に適用できる。
第１図は２重拡散ドレイン構造のＮチャネルＭＩＳ素子
を示す断面図、 第２図は静電保護回路の一例を示す電気的等価回路、 第３図は第２図の等価回路に対応する具体的なデバイス
の断面図、 第４図は同一半導体基板上に静電保護回路と内部回路と
を有したＤ−ＲＡＭのチップパターンの一例を示す平面
図、 第５図から第８図は、本発明の半導体装置ならびにその
製造方法のプロセスの一実施例を示す断面図、 第９図ならびに第１０図は、第８図に示した静電保護回
路ならびに内部回路に対応した概略平面図、 第１１図は１重拡散ドレイン構造の静電保護回路と、２
重拡散ドレイン構造の静電保護回路との各々の静電破壊
電圧を比較実験したグラフである。 ９……静電保護回路、１０１〜１０２……内部回路、１
０……拡散抵抗、１１……クランプＭＯＳ、２８……ホ
トレジスト膜、２９……Ｎ−層（第１の拡散層）、３０
……Ｎ＋層（第２の拡散層）、３１，３２……Ｎ＋層
（静電保護回路の拡散層）。
を示す断面図、 第２図は静電保護回路の一例を示す電気的等価回路、 第３図は第２図の等価回路に対応する具体的なデバイス
の断面図、 第４図は同一半導体基板上に静電保護回路と内部回路と
を有したＤ−ＲＡＭのチップパターンの一例を示す平面
図、 第５図から第８図は、本発明の半導体装置ならびにその
製造方法のプロセスの一実施例を示す断面図、 第９図ならびに第１０図は、第８図に示した静電保護回
路ならびに内部回路に対応した概略平面図、 第１１図は１重拡散ドレイン構造の静電保護回路と、２
重拡散ドレイン構造の静電保護回路との各々の静電破壊
電圧を比較実験したグラフである。 ９……静電保護回路、１０１〜１０２……内部回路、１
０……拡散抵抗、１１……クランプＭＯＳ、２８……ホ
トレジスト膜、２９……Ｎ−層（第１の拡散層）、３０
……Ｎ＋層（第２の拡散層）、３１，３２……Ｎ＋層
（静電保護回路の拡散層）。
フロントページの続き (72)発明者 松本 哲郎 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内
Claims (1)
- 【請求項１】半導体基板上部の入力用ボンディングパッ
ドと、内部回路と、上記内部回路を保護する保護回路と
を有する半導体装置であって、 上記保護回路は第１ＭＩＳＦＥＴを有し、上記第１ＭＩ
ＳＦＥＴは上記半導体基板上の第１ゲート絶縁膜と、該
第１ゲート絶縁膜上に第１ゲート電極を有し、該第１ゲ
ート電極は接地されるとともに、上記第１ゲート電極の
下の部分で上記半導体基板とｐｎ接合を形成し、かつ上
記入力用ボンディングパッドに電気的に接続された第１
半導体領域とを持ち、 上記内部回路は第２ＭＩＳＦＥＴを有し、上記第２ＭＩ
ＳＦＥＴは、第２ゲート電極と、上記半導体基板上の第
２ゲート絶縁膜と、上記半導体基板内のソース及びドレ
イン領域と、上記第２ゲート絶縁膜の下のチャンネル領
域とを持ち、 上記第２ＭＩＳＦＥＴのソース及びドレイン領域は高濃
度の第１領域と、上記第１領域の濃度よりも低濃度の第
２領域とを有するものであって、上記第１領域と上記第
２領域は上記第１半導体領域と同一の導電型で形成され
ており、上記第２領域は上記第１領域よりも外側に形成
されるとともに上記第２ゲート電極下において上記チャ
ンネル領域に接するように形成され、 上記第１半導体領域の不純物濃度は上記第２領域の不純
物濃度よりも高く、 上記保護回路の第１ＭＩＳＦＥＴの第１半導体領域が、
上記内部回路の保護されるべき素子に接続されてなる半
導体装置。
Priority Applications (17)
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|---|---|---|---|
| JP58243801A JPH0646662B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
| FR8419428A FR2561042B1 (fr) | 1983-12-26 | 1984-12-19 | Dispositif semi-conducteur muni d'un circuit de protection electrostatique d'un circuit interne ainsi que son procede de fabrication |
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| GB08432417A GB2152284B (en) | 1983-12-26 | 1984-12-21 | Semiconductor device and protective circuit |
| DE3446928A DE3446928A1 (de) | 1983-12-26 | 1984-12-21 | Halbleiteranordnung |
| IT24246/84A IT1179545B (it) | 1983-12-26 | 1984-12-24 | Dispositivo a semiconduttori e procedimento per la sua fabbricazione |
| GB08702881A GB2186426B (en) | 1983-12-26 | 1987-02-09 | Semiconductor device and method of fabrication thereof |
| HK417/90A HK41790A (en) | 1983-12-26 | 1990-05-31 | Semiconductor device and method of fabrication thereof |
| HK480/90A HK48090A (en) | 1983-12-26 | 1990-06-21 | Semiconductor device and method of fabrication thereof |
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| US07/815,863 US5276346A (en) | 1983-12-26 | 1992-01-02 | Semiconductor integrated circuit device having protective/output elements and internal circuits |
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| US08/143,151 US5436484A (en) | 1983-12-26 | 1993-10-29 | Semiconductor integrated circuit device having input protective elements and internal circuits |
| US08/142,965 US5436483A (en) | 1983-12-26 | 1993-10-29 | Semiconductor integrated circuit device having a first MISFET of an output buffer circuit and a second MISFET of an internal circuit |
| US08/431,568 US5534723A (en) | 1983-12-26 | 1995-04-27 | Semiconductor integrated circuit device having output and internal circuit MISFETS |
| US08/429,868 US5610089A (en) | 1983-12-26 | 1995-04-27 | Method of fabrication of semiconductor integrated circuit device |
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|---|---|---|---|
| JP58243801A JPH0646662B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406691A Division JPH0638498B2 (ja) | 1983-12-26 | 1990-12-26 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPS60136374A JPS60136374A (ja) | 1985-07-19 |
| JPH0646662B2 true JPH0646662B2 (ja) | 1994-06-15 |
Family
ID=17109142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243801A Expired - Lifetime JPH0646662B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0646662B2 (ja) |
| KR (1) | KR930001564B1 (ja) |
| DE (1) | DE3446928A1 (ja) |
| FR (1) | FR2561042B1 (ja) |
| GB (2) | GB2152284B (ja) |
| HK (2) | HK41790A (ja) |
| IT (1) | IT1179545B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169468A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 半導体集積回路装置 |
| JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
| US5142345A (en) * | 1989-04-13 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Structure of input protection transistor in semiconductor device including memory transistor having double-layered gate and method of manufacturing semiconductor device including such input protection transistor |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| JP3456242B2 (ja) * | 1993-01-07 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US373249A (en) * | 1887-11-15 | Clock | ||
| GB1170705A (en) * | 1967-02-27 | 1969-11-12 | Hitachi Ltd | An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same |
| US3999212A (en) * | 1967-03-03 | 1976-12-21 | Hitachi, Ltd. | Field effect semiconductor device having a protective diode |
| DE2545871B2 (de) * | 1974-12-06 | 1980-06-19 | International Business Machines Corp., Armonk, N.Y. (V.St.A.) | Feldeffekttransistor mit verbesserter Stabilität der Schwellenspannung |
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| DE2940954A1 (de) * | 1979-10-09 | 1981-04-23 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren zur herstellung von hochspannungs-mos-transistoren enthaltenden mos-integrierten schaltkreisen sowie schaltungsanordnung zum schalten von leistungsstromkreisen unter verwendung derartiger hochspannungs-mos-transistoren |
| US4342045A (en) * | 1980-04-28 | 1982-07-27 | Advanced Micro Devices, Inc. | Input protection device for integrated circuits |
| JPS5715459A (en) * | 1980-07-01 | 1982-01-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS57188364U (ja) * | 1981-05-25 | 1982-11-30 | ||
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
-
1983
- 1983-12-26 JP JP58243801A patent/JPH0646662B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-19 FR FR8419428A patent/FR2561042B1/fr not_active Expired
- 1984-12-20 KR KR1019840008171A patent/KR930001564B1/ko not_active Expired - Fee Related
- 1984-12-21 GB GB08432417A patent/GB2152284B/en not_active Expired
- 1984-12-21 DE DE3446928A patent/DE3446928A1/de not_active Ceased
- 1984-12-24 IT IT24246/84A patent/IT1179545B/it active
-
1987
- 1987-02-09 GB GB08702881A patent/GB2186426B/en not_active Expired
-
1990
- 1990-05-31 HK HK417/90A patent/HK41790A/xx not_active IP Right Cessation
- 1990-06-21 HK HK480/90A patent/HK48090A/xx not_active IP Right Cessation
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|---|---|
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| GB2186426A (en) | 1987-08-12 |
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| FR2561042B1 (fr) | 1988-11-10 |
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| GB2152284B (en) | 1988-01-06 |
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