JPS6312010A

JPS6312010A - 中間電位生成回路

Info

Publication number: JPS6312010A
Application number: JP61131234A
Authority: JP
Inventors: Yoshio Okada; 芳夫岡田; Mitsuru Shimizu; 満清水
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1985-06-10
Filing date: 1986-06-06
Publication date: 1988-01-19
Anticipated expiration: 2010-06-28
Also published as: JPH0760351B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体集積回路装置内に形成され、この装
置に印加される電源電圧からその中間の電位を生成する
中間電位生成回路に関する。

（従来の技術）従来、半導体集積回路装置内に形成される中間電位生成
回路は、例えば第１２図に示すように構成されている。

すなわち、電源ＶＣＣとＶｓｓ間には抵抗Ｒ１、Ｒ２が
直列接続されており、この抵抗Ｒ１とＲ２とによって電
源電圧を抵抗分割する。

そして、上記抵抗Ｒ１とＲ２との接続点から中間電位Ｖ
Ｒを得る。このような中間電位生成回路の出力は、従来
は補助的な回路に使われるだけであり大電流は要求され
なかった。このため、上記第１２図に示したような抵抗
分割方式の中間電位生成回路で充分な場合が多かった。

しかし、近年、半導体集積回路装置の大規模化に伴って
その動作方式が複雑化し、大きな電流駆動能力を持つ中
間電位生成回路が望まれている。

しかも、消費電流は可能な限り低く抑えたいという要求
がある。ところが、前記第１２図に示したような抵抗分
割方式の中間電位生成回路では、出力電流を大きくしよ
うとすると電源ＶＣＣからＶｓｓへ大きな電流を流す必
要がある。この電源ＶｃｃからＶＳＳへの電流は、例え
ば出力電流の１０倍程度の大きな値となる。従って、消
費電流が著しく増加する欠点がある。

（発明が解決しようとする問題点）上述したように、従来の中間電位生成回路では、大きな
電流駆動能力と低消費電流性とを両立させることは困難
であった。

従ってこの発明の目的は、低消費電流で且つ大きな電流
駆動能力を持った中間電位生成回路を提供することにあ
る。

［発明の構成］（問題点を解決するための手段）この発明においては、上記の目的を達成するために、一
端が第１の電位供給源に接続される第１の負荷素子、こ
の第１の負荷素子の他端に一端およびゲートが接続され
る第１導電型の第１ＭＯＳトランジスタ、この第１ＭＯ
Ｓトランジスタの他端に一端が接続される第２導電型の
第２Ｍ０８）−ランジスタ、この第２ＭＯＳトランジス
タの他端およびゲートと第２の電位供給源間に接続され
る第２の負荷素子、一端が上記第１の電位供給源に接続
されゲートが上記第１の負荷素子と上記第１ＭＯＳトラ
ンジスタとの接続点に接続される第１導電型の第３ＭＯ
Ｓトランジスタ、およびこの第３ＭＯＳトランジスタの
他端と上記第２の電位供給源間に接続され、ゲートが上
記第２ＭＯＳトランジスタと上記第２の負荷素子との接
続点に接続される第２導電型の第４ＭＯＳトランジスタ
によって中間電位生成回路を構成している。

（作用）上記のような構成において、まず第１．第２の負荷素子
と第１．第２ＭＯＳトランジスタとによって電流駆動能
力の小さい２種類の中間電位を発生させ、この２種類の
中間電位を第１の電位供給源と第２の電位供給源間に直
列接続した電流駆動能力の大きい・第３．第４のＭＯＳ
トランジスタのゲートに各々供給して導通制御する。そ
して、これら第３．第４のＭＯＳトランジスタの接続点
から中間電位を得るようにしている。この際、上記出力
段の第３．第４ＭＯＳトランジスタを相補的に動作させ
、同時にオン状態とならないようにしている。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図における電源■ＣＣ（第１の電位供給源）
とＶｓｓ（第２の電位供給源）間には、抵抗Ｒ３，Ｎチ
ャネル型（第１導電型）のＭｏＳトランジスタＱｌ　、
Ｐチャネル型（第２導電型）のＭＯＳトランジスタＱ２
．および抵抗Ｒ４が直列接続される。上記ＭｏＳトラン
ジスタＱ１のゲートには、このＭＯＳトランジスタＱ１
と上記抵抗Ｒ３との接続点Ｎ１が、上記ＭＯＳトランジ
スタＱ２のゲートには、このＭＯＳトランジスタＱ２と
上記抵抗Ｒ４との接続点Ｎ２がそれぞれ接続される。上
記接続点Ｎ１には一端が電源ＶＣＣに接続されたＮチャ
ネル型のＭＯＳトランジスタＱ３のゲートが接続され、
上記接続点Ｎ２には上記ＭｏＳトランジスタＱ３の他端
と電源ＶＳＳ間に接続されたＰチャネル型のＭｏＳトラ
ンジスタＱ４のゲートが接続される。そして、上記ＭＯ
ＳトランジスタＱ３と０４との接続点Ｎ３には出力端子
１１が接続され、この出力端子１１から電源ＶＣＣとＶ
ＳＳとの間の電位ＶＲを得るようにして成る。

上記のような構成において、ＭＯＳトランジスタＱ１の
しきい値電圧をＶｔｎ１　、ＭＯＳ　トランジスタＱ２
のしきい値電圧をｖｔｐｉ　、ＭＯＳ　トランジスタＱ
３のしきい値電圧をＶｔｎ２、およびＭＯＳトランジス
タＱ４のしきい値電圧をＶｔｎ２とすると、ＭｏＳトラ
ンジスタ０１〜Ｑ４の各しきい値電圧Ｖｔｎ１．　Ｖｔ
ｐｌ　、　Ｖｔｎ２　、　Ｖｔ１１２はそれぞれ、“Ｖ
ｔｎ１　＜Ｖｔｎ２”、および“Ｉ　Ｖｔｐｌ　　ｌ　
＜　ｌ　Ｖｔｎ２　　ｌ″なる関係に設定する。

このような関係は、例えばＭｏＳトランジスタＱ２のチ
ャネル長をＭＯＳ　トランジスタＱ４のチャネル長より
短くすることにより達成できる。これによって、ＭＯＳ
トランジスタＱ２のしきい値電圧Ｖ　ｔｐｌがＭＯＳト
ランジスタＱ４のしきい値電圧ｙｔｐ２より低くなる。

このようにＭｏＳトランジスタ０１〜Ｑ４の各しきい値
電圧Ｖｔｎ＋。

ＶｔＤｌ　、　Ｖｔｎ２　、　Ｖｔｎ２を設定するのは
、ＭＯＳトランジスタＱｌ　、Ｑ２の各ゲート間の電位
差は“Ｖｔｉ＋１　＋　ＩＶｔＤｌ　　ｌ°′であるが
、上記“Ｖｔｎ１＜Ｖｔｎ２”、　　“ｌ　Ｖｔｐｌ　
１　＜　ｌ　Ｖｔｐ２１なる条件を満たすようにするこ
とにより、出力段のＭＯＳトランジスタＱ３　、Ｑ４が
同時にオン状態とならないようにするためである。また
、上記ＭＯＳトランジスタＱ３　、Ｑ４のチャネル幅Ｗ
３　、Ｗ４は、上記ＭＯＳトランジスタＱ１　、Ｑ２の
チャネル幅Ｗ１　、Ｗ２よりも大きく設定する。これは
、大きな電流駆動能力を得るとともに、出力レベルが低
下したり上昇したりしてもすぐに安定したレベルに戻す
ためである。

次に、上記第１図に示した中間電位生成回路の動作を第
２図を参照しつつ詳しく説明する。接続点Ｎ１　、Ｎ２
にはそれぞれ、抵抗Ｒ３、Ｒ４とＭＯＳトランジスタＱ
１　、Ｑ２とによって電流駆動能力の小さい２種類の中
間電位Ｖｎｌ、　Ｖｎ２が生成される。今、抵抗Ｒ３と
Ｒ４の抵抗値が等しいものとすると、ＭｏＳトランジス
タＱ１と０２との接続点の電位は、電源ＶｃｃとＶＳＳ
との中間の電位（Ｖｓｓ−ＯＶｒアｔｔ［、■ＣＣ／２
）トナル。従って、接続点Ｎ１の電位Ｖｎ１はＶｃｃ／
２よりＭＯＳトランジスタＱ１のしきい値電圧’Ｊ　ｔ
ｎｌだけ上昇した電位、接続点Ｎ２の電位■ｎ２はＶ　
ｃｃ／２よりＭＯＳトランジスタＱ２のしきい値電圧Ｖ
　ｔｐｌの絶対値だけ低下した電位となる。そして、上
記２種類の中間電位Ｖｎ１．　Ｖｎ２によって駆動能力
の大きいＭｏＳトランジスタＱ３　、Ｑ４が各々導通制
御される。接続点Ｎ３の電位■ｎ３が、接続点Ｎ２の電
位Ｖｎ２にＭｏＳトランジスタＱ４のしきい値電圧■ｔ
ｐ２の絶対値を足した値より高いと、ＭＯＳトランジス
タＱ４がオン状態（この時ＭＯＳトランジスタＱ３はオ
フ状態）となって出力電位ＶＲを低くする方向に動作す
る。一方、接続点Ｎ３の電位■ｎ３が、接続点Ｎ１の電
位Ｖｎ１からＭＯＳトランジスタＱ３のしきい値電圧Ｖ
　ｔｎ２を引いた値より低下すると、ＭＯＳトランジス
タＱ３がオン状態（この時ＭＯＳトランジスタＱ４はオ
フ状態）となって出力電位ＶＲを上昇させる方向に動作
する。このような動作を繰り返すことにより、出力電位
ＶＲは電源ｖＣＣとＶＳＳとの間の電位に設定される。

このような構成によれば、出力段の駆動能力の大きいＭ
ＯＳトランジスタＱ３と０４は同時にオン状態とならな
いので、電ｍ　Ｖ　ｃｃからＭＯＳトランジスタＱ３　
、Ｑ４を介して電源Ｖｓｓへの大きな貫通電流は全く流
れない。また、電源ｙｃｃから抵抗Ｒ３，ＭＯＳトラン
ジスタＱｌ　、Ｑ２および抵抗Ｒ４を介して電源Ｖｓｓ
へ流れる貫通電流は、抵抗Ｒ３，Ｒ４の抵抗値を高く設
定することにより充分低く抑えることができる。なお、
出力電位ＶＲには、第２図に示すようにＭＯＳトランジ
スタＱ３のしきい値電圧■ｔｎ２とＭＯＳトランジスタ
Ｑ４のしきい値電圧Ｖ　ｔｌ）２の絶対値のオーバーラ
ツプ部分ΔＶだけの不安定性があるが、これは極めてわ
ずかになるように各ＭｏＳトランジスタＱ３　、Ｑ４の
しきイ値電圧Ｖｔｎ２　、　■ｔｐ２を制御できる。ま
た、ＭｏＳトランジスタＱ１〜Ｑ４の各しきい値電圧Ｖ
ｔｎ１　、　Ｖｔｐｌ　、　Ｖｔｎ２　、　Ｖｔｐ２、
および抵抗Ｒ３，Ｒ４の設定値に応じて出力電位ＶＲの
レベルを自由に設定できる。但し、前述したしきい値電
圧の関係は崩してはならない。

上述したように、出力段のＭＯＳトランジスタＱ３　、
Ｑ４に駆動能力の大きなものを設け、これらのＭＯＳト
ランジスタＱ３　、Ｑ４が交互にオン／オフし、同時に
オン状態とならないようにしたので、低消費電流で且つ
大きな電流駆動能力を有する中間電位生成回路が得られ
る。

第３図は、この発明の他の実施例を示すもので、第３図
において前記第１図と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。すなわち、負荷素子とし
てＭＯＳトランジスタを用いたもので、前記第１図にお
ける抵抗Ｒ３に代えてエンハンスメント型でＰチャネル
型のＭＯＳトランジスタＱ５を設け、抵抗Ｒ４に代えて
エンハンスメント型でＮチャネル型のＭＯＳトランジス
タＱ６を設けている。上記ＭＯＳトランジスタＱ５のゲ
ートには、電源Ｖ　３３が接続されて導通状態に設定さ
れ、上記ＭＯＳトランジスタＱ６のゲートには電ｍ　Ｖ
　ｃｃが接続されて導通状態に設定される。

このような構成においても前記実施例と同様な動作を行
ない同じ効果が得られるのはもちろんである。

また、第４図に示すように負荷素子としてディプレッシ
ョン型のＭＯＳトランジスタＱ７　、　ＱＢを用いても
良い。ディプレッション型でＰチャネル型のＭＯＳトラ
ンジスタＱ７のゲートには電源ＶＣＣが接続され、ディ
プレッション型でＮチャネル型のＭＯＳトランジスタＱ
Ｂのゲートには電源ＶＳＳが接続されて中間電位生成回
路が構成される。

ところで、上記第１図、第３図および第４図に示した各
実施例では、各ＭｏＳトランジスタのしきい値電圧の設
定をチャネル長を調整することによって行なっている。

しかし、この方法では比較的小ざなしきい値電圧の差し
か生成できない。このため、製造工程のばらつき等によ
り出力段のＭＯＳトランジスタＱ３　、Ｑ４間に貫通電
流が流れる可能性が生ずる。そこで、大きなしきい値電
圧差を生成して確実に貫通電流を防止するためには、Ｍ
ｏ８　トランジスタＱ２のウェル電位を中間電位に設定
し、バックバイアス効果により上述したしきい値電圧の
関係を成立させれば良い。例えば第５因に示すように、
ＭＯＳトランジスタＱ２のバックゲートをこのＭＯＳト
ランジスタＱ２とＭＯＳトランジスタＱ１との接続点に
接続する。

これによってＭＯＳトランジスタＱ２のしきい値電圧Ｖ
　ｔｐｌが低下し、ＭＯＳトランジスタＱ１゜Ｑ２と出
力段のＭＯＳトランジスタＱ３　、Ｑ４とのしきい値電
圧差を明確につけることができるので、出力段のＭＯＳ
トランジスタＱ３　、０４　間の貫通電流を皆無にでき
る。

第６図はこの発明の他の実施例を示すもので、上記第５
図の実施例においてはＭＯＳトランジスタＱ２のバック
ゲートをＭＯＳトランジスタＱ１と０２との接続点に接
続したのに対し、ＭＯＳトランジスタＱ２のバックゲー
トを抵抗Ｒ３とＭＯＳトランジスタＱ１との接続点Ｎ１
に接続している。

このような構成においても前述した各ＭＯＳトランジス
タＱ１〜Ｑ４のしきい値電圧の関係を満足できるので、
上記第５図の実施例と同様な動作を行ない同じ効果が得
られる。

なお、上記第５図および第６図において、負荷素子とし
ての抵抗Ｒ３，Ｒ４に代えて前記第３図に示したように
Ｉ　ｍ　Ｖ　ｓｓで導通設定されたＰチャネル型ＭＯＳ
トランジスタＱ５、および電源Ｖｃｃで導通設定された
Ｎチャネル型ＭＯＳトランジスタＱ６を設けても良い。

また、第４図に示したようにディプレッション型のＭＯ
ＳトランジスタＱ７　、Ｑ８を用いても良いのはもちろ
んである。

第７図は、更にこの発明の他の実施例を示すもので、Ｍ
ＯＳトランジスタＱ２のバックゲートを抵抗Ｒ３の中間
点に接続している。これによって、ＭＯＳトランジスタ
Ｑ２のバックゲートには抵抗Ｒ３の内部中間電位が印加
される。このような構成においても前記各実施例と同様
な動作を行ない同じ効果が得られる。

また、第８図に示す回路では、第１の負荷素子として直
列接続されそれぞれ電源Ｖｓｓで導通設定されるＰチャ
ネル型のＭＯＳトランジスタＱ９゜Ｑ５を設けるととも
に、第２の負荷素子として電源ＶＣＣで導通設定される
Ｎチャネル型のＭＯＳトランジスタＱ６を設け、Ｍｏ８
）−ランジスタＱ２のバックゲートを上記ＭＯＳトラン
ジスタＱ９と０５との接続点に接続している。このよう
な構成においても上述した各実施例と同様な動作を行な
い同じ効果が得られる。

更に、第９図に示すように、ＭＯＳトランジスタＱ２の
バックゲートに外部からＭＯＳトランジスタＱ４のバッ
クゲートの電位より低い■１なる電位を与えても前述し
た各ＭＯ３）−ランジスタ０１〜Ｑ４のしきい値電圧の
関係を満足できる。

要するに、ＭＯＳトランジスタＱ２のバックゲートの電
位をＭＯＳトランジスタＱ４のバックゲートの電位より
低く設定すれば良い。

上述した各ＭＯＳトランジスタ０１〜Ｑ４のしきい値電
圧の関係は、ＭＯＳトランジスタＱ２のチャネル領域の
不純物濃度をＭＯＳトランジスタＱ４のチャネル領域の
不純物濃度より低く設定することによっても可能である
。すなわち、第１０図に示すように、前記各実施例にお
けるＭＯＳトランジスタＱ２に対して選択的にチャネル
イオン注入を行ない（一点鎖線１２内）、このＭｏＳト
ランジスタＱ２のしきい値電圧を低下させれば良い。

このような方法でも前述した各ＭＯＳトランジスタ０１
〜Ｑ４のしきい値電圧の関係を満足できるので、前記各
実施例と同様な動作を行ない同じ効果が得られる。また
、チャネルイオン注入を行なった場合にも、負荷素子と
してエンハンスメント型あるいはディプレッション型の
ＭＯＳトランジスタを用いることができるのは言うまで
もない。

なお、上述した全ての実施例は、Ｐ型の半導体基板内に
Ｎ型のウェル領域を設け、上記半導体基板内およびウェ
ル領域内にＭＯＳトランジスタＱ１〜Ｑ４および負荷素
子（例えば抵抗Ｒ３゜Ｒ４）を形成する場合について説
明した。しかし、Ｎ型の半導体基板内にＰ型のウェル領
域を設け、上記半導体基板内およびウェル領域内にＭＯ
Ｓトランジスタ０１〜Ｑ４および負荷素子（抵抗Ｒ３゜
Ｒ４）を形成する場合には、例えば第１１図に示すよう
に、ＭＯＳトランジスタＱ１のバックゲートをＭｏＳト
ランジスタＱ１とＱ２との接続点に接続し、ＭＯＳトラ
ンジスタＱ１のバックゲートの電位をＭＯＳトランジス
タＱ３のバックゲートの電位より低く設定すれば前述し
た各ＭＯＳトランジスタ０１〜Ｑ４のしきい値電圧の関
係が設定できる。また、ＭＯＳトランジスタＱ１に対し
て前記第５図ないし第１０図で説明した種々の構成およ
び方法を用いても良いのはもちろんである。

［発明の効果］以上説明したようにこの発明によれば、低消費電流で且
つ大きな電流駆動能力を持った中間電位生成回路が得ら
れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる中間電位生成回路
を示す回路図、第２図は上記第１図の回路の動作を説明
するための図、第３図ないし第１１図はそれぞれこの発
明の他の実施例について説明するための回路図、第１２
図は従来の中間電位生成回路を示す回路図である。Ｒ３，Ｒ４・・・抵抗〈第１．第２の負荷素子）、Ｑｌ
−Ｌに）ａ・・・第１ないし第４ＭＯＳトランジスタ、
ｖｃｃ、　ｖｓｓ・・・電源（Ｖ　ＣＣ：第１の電位供
給源。Ｖ　ｓｓ　：第２の電位供給源）、ＶＲ・・・出力電位
、１１・・・出力端子、Ｑ５〜Ｑ９・・・ＭＯＳトラン
ジスタ（負荷素子〉。出願人代理人　弁理士　鈴江武彦第１０図第１２閃

Claims

【特許請求の範囲】

（１）一端が第１の電位供給源に接続される第１の負荷
素子と、この第１の負荷素子の他端に一端およびゲート
が接続される第１導電型の第１ＭＯＳトランジスタと、
この第１ＭＯＳトランジスタの他端に一端が接続される
第２導電型の第２ＭＯＳトランジスタと、この第２ＭＯ
Ｓトランジスタの他端およびゲートと第２の電位供給源
間に接続される第２の負荷素子と、一端が上記第１の電
位供給源に接続されゲートが上記第１の負荷素子と上記
第１ＭＯＳトランジスタとの接続点に接続される第１導
電型の第３ＭＯＳトランジスタと、この第３ＭＯＳトラ
ンジスタの他端と上記第２の電位供給源間に接続され、
ゲートが上記第２ＭＯＳトランジスタと上記第２の負荷
素子との接続点に接続される第２導電型の第４ＭＯＳト
ランジスタとを具備し、上記第３ＭＯＳトランジスタと
上記第４ＭＯＳトランジスタとの接続点から上記第１の
電位供給源と上記第２の電位供給源との間の電位を得る
ことを特徴とする中間電位生成回路。
（２）前記第１ＭＯＳトランジスタのしきい値電圧と前
記第２ＭＯＳトランジスタのしきい値電圧の絶対値との
和は、前記第３ＭＯＳトランジスタのしきい値電圧と前
記第４ＭＯＳトランジスタのしきい値電圧の絶対値との
和よりも小さいことを特徴とする特許請求の範囲第１項
記載の中間電位生成回路。
（３）前記第１ＭＯＳトランジスタのしきい値電圧は、
前記第３ＭＯＳトランジスタのしきい値電圧より低く、
且つ前記第２ＭＯＳトランジスタのしきい値電圧の絶対
値は、前記第４ＭＯＳトランジスタのしきい値電圧の絶
対値より低いことを特徴とする特許請求の範囲第１項記
載の中間電位生成回路。
（４）前記第２ＭＯＳトランジスタのバックゲートには
、前記第４ＭＯＳトランジスタのバツクゲートより低い
電位が印加されることを特徴とする特許請求の範囲第１
項記載の中間電位生成回路。
（５）前記第２ＭＯＳトランジスタのバックゲートは、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
スタとの接続点に接続されることを特徴とする特許請求
の範囲第１項記載の中間電位生成回路。
（６）前記第２ＭＯＳトランジスタのバックゲートは、
前記第１の負荷素子と前記第１のＭＯＳトランジスタと
の接続点に接続されることを特徴とする特許請求の範囲
第１項記載の中間電位生成回路。
（７）前記第１の負荷素子は抵抗から成り、前記第２Ｍ
ＯＳトランジスタのバックゲートはこの抵抗の中間点に
接続されることを特徴とする特許請求の範囲第１項記載
の中間電位生成回路。
（８）前記第１の負荷素子は、直列接続されゲートがそ
れぞれ第２の電位供給源に接続されたＭＯＳトランジス
タから成り、前記第２ＭＯＳトランジスタのバックゲー
トはこれらのＭＯＳトランジスタの接続点に接続される
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。
（９）前記第２ＭＯＳトランジスタのチャネル領域の不
純物濃度は、前記第４ＭＯＳトランジスタのチャネル領
域の不純物濃度より低いことを特徴とする特許請求の範
囲第１項記載の中間電位生成回路。
（１０）前記第３、第４ＭＯＳトランジスタのチャネル
長はそれぞれ、前記第１、第２ＭＯＳトランジスタのチ
ャネル長より長いことを特徴とする特許請求の範囲第１
項記載の中間電位生成回路。
（１１）前記第１、第２の負荷素子はそれぞれ、抵抗か
ら成ることを特徴とする特許請求の範囲第１項記載の中
間電位生成回路。
（１２）前記第１の負荷素子は、ゲートが前記第２の電
位供給源に接続されたエンハンスメント型で第２導電型
のＭＯＳトランジスタから成り、前記第２の負荷素子は
、ゲートが前記第１の電位供給源に接続されたエンハン
スメント型で第１導電型のＭＯＳトランジスタから成る
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。
（１３）前記第１の負荷素子は、ゲートが前記第１の電
位供給源に接続されたディプレッシヨン型で第２導電型
のＭＯＳトランジスタから成り、前記第２の負荷素子は
、ゲートが前記第２の電位供給源に接続されたディプレ
ッシヨン型で第１導電型のＭＯＳトランジスタから成る
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。