JPS63120423U - - Google Patents
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- Publication number
- JPS63120423U JPS63120423U JP1037587U JP1037587U JPS63120423U JP S63120423 U JPS63120423 U JP S63120423U JP 1037587 U JP1037587 U JP 1037587U JP 1037587 U JP1037587 U JP 1037587U JP S63120423 U JPS63120423 U JP S63120423U
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- JP
- Japan
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- 238000001514 detection method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Description
第１図は本考案にかかるＡ／Ｄコンバータのオ
フセツトキヤンセル回路を示すブロツク図、第２
図はオフセツト説明図である。 １０…Ａ／Ｄコンバータ、１２…切替スイツチ
、１４…ラツチ回路、１５…オフセツト調整回路
、１６…Ｄ／Ａコンバータ、１８…減算回路、２
０…コントローラ。
フセツトキヤンセル回路を示すブロツク図、第２
図はオフセツト説明図である。 １０…Ａ／Ｄコンバータ、１２…切替スイツチ
、１４…ラツチ回路、１５…オフセツト調整回路
、１６…Ｄ／Ａコンバータ、１８…減算回路、２
０…コントローラ。
Claims (1)
- 【実用新案登録請求の範囲】 基準レベルを一時的にＡ／Ｄコンバータに入力
させる基準レベル入力手段と、 前記基準レベルが入力されているときのＡ／Ｄ
コンバータの出力からオフセツトを検出するオフ
セツト検出手段と、 検出されたオフセツトに基づきアナログ信号の
Ａ／Ｄ変換時に、当該オフセツトに応じたレベル
だけアナログ信号より減算してＡ／Ｄ変換コンバ
ータの入力信号とするオフセツト調整手段とを備
えたことを特徴とするオフセツトキヤンセル回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037587U JPS63120423U (ja) | 1987-01-27 | 1987-01-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037587U JPS63120423U (ja) | 1987-01-27 | 1987-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63120423U true JPS63120423U (ja) | 1988-08-04 |
Family
ID=30796605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037587U Pending JPS63120423U (ja) | 1987-01-27 | 1987-01-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63120423U (ja) |
-
1987
- 1987-01-27 JP JP1037587U patent/JPS63120423U/ja active Pending