JPS63120A - パタ−ン化半導体領域を有する半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板から、その表面側にパターン化半
導体領域を有する半導体装置を製造する方法に関する。

従来の技術 従来、半導体基板から、その表面側にパターン化半導体
領域を有する半導体装置を製造する方法として、半導体
基板上に、電子ビームまたはイオンビームに感応するレ
ジストでなるマスク材層を形成し、そのマスク材層に対
する電子ビームまたはイオンビームの描写処理によって
、マスク材層に所望のパターンの潜像を形成し、その潜
像の形成されたマスク材層に対する現像処理によって、
マスク材層から、パターン化マスク層を形成し、次に、
半導体基板に対する、パターン化マスク層をマスクとす
る例えば反応性イオンを用いたエツチング処理によって
、半導体基板の表面側に、パターン化半導体領域を形成
する、という工程を有して、目的とするパターン化半導
体領域を有する半導体装置を製造する方法（これを第１
の製法と称する）が提案されている。

このような従来の第１の製法によれば、パターン化マス
ク層を、マスク材層に対する電子ビームまたはイオンビ
ームの描写処理にもとずぎ形成するので、そのパターン
化マスク層を微細に形成することができ、よって、パタ
ーン化半導体領域を微細に形成することができる。

また、従来、半導体基板から、その表面側にパターン化
半導体領域を形成する方法として、半導体基板上にパタ
ーン化マスク層を形成することなしに、その半導体基板
に対するイオンビームを用いた描写エツチング処理を、
直ちに、行うことによって、半導体基板の表面側に、パ
ターン化半導体領域を形成する、という工程を有して、
目的とするパターン化半導体領域を有する半導体装置を
製造する方法（これを第２の製法と称する）も提案され
ている。

このような従来の第２の製法によれば、パターン化半導
体領域をイオンビームを用いた描写エツチング処理によ
って形成するので、そのパターン化半導体領域を、上述
した従来の第１の製法の場合と同様に、微細に形成する
ことができる。また、半導体基板上にパターン化マスク
層を形成する必要がないので、上述した従来の第１の製
法に比し、簡易に、パターン化マスク層を形成すること
ができる。

発明が解決しようとする４題、 しかしながら、上述した従来の第１の製法の場合、パタ
ーン化半導体領域を、半導体基板に対するパターン化マ
スク層をマスクするエツチング処理によって形成してい
るので、パターン化半導体領域が、半導体基板の表面の
パターン化半導体領域の形成されていない領域に、欠陥
を残して形成され、そして、その欠陥がパターン化半導
体領域と連接しているので、パターン化半導体領域を、
所期の特性を有するしのとして形成することができない
、という欠点を有していた。

また、上述した欠陥のため、半導体基板の表面側にパタ
ーン化半導体領域を形成して後、半導体基板上に、半導
体層を、パターン化半導体領域を埋め込んだ状態に形成
せんとしても、その半導体層を良好な結晶性を有するも
のとして形成することができず、また、このため、パタ
ーン化半導体領域が、所期の特性から劣化してしまう、
という欠点を有していた。

また、上述した従来の第２の製法の場合、パターン化半
導体領域を、半導体基板に対するイオンビームを用いた
描写エツチング処理によって形成しているので、上述し
た従来の第１の製法の場合と同様に、パターン化半導体
領域が、半導体基板の表面のパターン化半導体領域の形
成されていない領域に、欠陥を残して形成され、このた
め、上述した従来の第１の製法の場合と同様に、パター
ン化半導体領域を所期の特性を有するものとして形成す
ることができない、半導体基板上に、半導体層を、パタ
ーン化半導体領域を埋め込んだ状態に、良好な結晶性を
有するものとして形成することができない、パターン化
半導体領域が、所期の特性から劣化してしまう、などの
欠点を有していたとともに、パターン化半導体領域を形
成するのに比較的長い時間を必要とするなどの欠点を有
していた。

問題点を解決するための手 よって、本発明は、上述した欠点のない、新規なパター
ン化半導体領域を有する半導体装置の製法を提案せんと
するものである。

本願第１番目の発明によるパターン化半導体領域を有す
る半導体装置の製法は、次に述べる順次の工程を有して
、目的とするパターン化半導体領域を有する半導体装置
を製造する。

すなわち、半導体基板上に、その表面側に比し高い温度
で昇華するマスク材層を形成する。

次に、マスク材層に対するイオンビームを用いたエツチ
ング処理によって、上記マスク材層から、パターン化マ
スク層を形成する。

次に、半導体基板に対する上記パターン化マスク層をマ
スクとする昇華処理によって、上記半導体基板の表面側
にパターン化半導体領域を形成する。

また、本願第２番目の発明によるパターン化半導体領域
を有する半導体装置の製法は、本願第１番目の発明によ
るパターン化半導体領域を有する半導体装置の製法にお
いて、そのパターン化半導体領域を形成して後、上記パ
ターン化半導体領域を形成している半導体基板上に、第
１の半導体層を、パターン化半導体領域を埋め込んだ状
態に形成する工程を有して、目的とするパターン化半導
体領域を有する半導体装置を製造する。

本願第１番目の発明及び本願第２番目の発明によるパタ
ーン化半導体領域を有する半導体装置の製法によれば、
パターン化マスク層を、イオンビームを用いた描写エツ
チング処理によって形成するので、そのパターン化マス
ク層を微細に形成することができ、よって、パターン化
半導体領域を微細に形成することができる。

また、本願第１番目の発明及び本願第２番目の発明によ
るパターン化半導体領域を有する半導体装置の製法によ
れば、パターン化半導体領域を、半導体基板に対するパ
ターン化マスク層をマスクとする昇華処理によって形成
するので、そのパターン化半導体領域を、半導体基板の
表面のパターン化半導体領域の形成されていない領域に
実質的に欠陥を残すことなしに形成することができる。

このため、パターン化半導体領域を、所期の特性を有す
るものとして、容易に形成することができる。

また、本願第１番目の発明及び本願第２番目の発明によ
るパターン化半導体領域を有する半導体装置の製法によ
れば、パターン化半導体領域を昇華によって形成するの
で、そのパターン化半導体領域を短時間で容易に形成す
ることができる。

さらに、本願第１番目の発明によるパターン化半導体領
域を有する半導体装置の製法によれば１、半導体基板の
表面側に、パターン化半導体領域を形成して後、半導体
基板上に、半導体層を、パターン化半導体領域を埋め込
んだ状態に形成せんとしても、その半導体層を、良好な
結晶性を有するものとして、容易に、形成することがで
き、また、このため、このように、半導体基板上に半導
体層を形成しても、パターン化半導体領域が、所期の特
性から劣化しているパターン化半導体領域になることが
ない。

また、本願第２番目の発明によるパターン化半導体領域
を有する半導体装置の製法によれば、バタ」ン化半導体
領域を、半導体基板の表面のパターン化半導体領域の形
成されていない領域に実質的に欠陥を残すことなしに形
成することができるため、半導体基板上の、パターン化
半導体領域を埋め込んだ状態に形成されている半導体層
を、良好な結晶性を有するものとして、容易に形成する
ことができ、またこの半導体層の形成によって、パター
ン化半導体領域が所期の特性から劣化することがない。

実施例１ 次に、第１図を伴なって、本発明によるパターン化半導
体領域を有する半導体装置の製法の第１の実施例を述べ
よう。

例えば単結晶ＧａＡＳでなる半導体基板本体２と、その
半導体基板本体２上にエピタキシャル成長法によって形
成され且つ例えば単結晶ＡＩＧａＡｓ（ただし、Ｑ＜ｘ
＜１）でなｘｌ−× る半導体層３と、その半導体層３上に同様にエピタキシ
ャル成長法によって例えば１Ｑｎｎ＋の厚さに形成され
且つ例えば単結晶ＧａＡｓでなる半導体層４とからなる
半導体基板１を、それ自体は公知の方法によって用意す
る（第１図Ａ）。

次に、その半導体基板１の半導体層４上に、半導体層４
に比し高い温度で昇華し且つ例えば単結晶ＡＩＡＳでな
るマスク材層５を、それ自体は公知のエピタキシャル成
長法によって、３〜１０原子層厚という比較的薄い例え
ば１．５ｎｍの厚さに形成することによって、半導体基
板１上に、その表面側に比し高温度で昇華するマスク材
層５を形成する（第１図Ｂ）。この場合、単結晶ＡＩＡ
Ｓでなるマスク材層５の表面が後述するパターン化マス
ク層１５の形成時不必要に酸化したりするのを防止する
ため、マスク材層５上に、例えば単結晶ＧａＡＳでなる
半導体層６を、エピタキシャル成長法によって、比較的
薄い例えば１．５ｎｍの厚さに形成する。

次に、半導体層６及びマスク材層５に対する、例えば６
０ｎＩｌのビーム径を有し且つ例えば４０ＫＶに加熱さ
れた、例えばＱａのイオンビーム７を用いた描写エツチ
ング処理によって、マスク材層５から、パターン化マス
ク層１５を形成するとともに、半導体層６からパターン
化マスク層１５上のパターン化半導体層１６を形成する
（第１図Ｃ）。この場合、半導体基板１の半導体層４の
表面側が、イオンビーム７によってエツチングされても
差支えない。

次に、半導体基板１の半導体層４に対するパターン化マ
スク層１５をマスクとする昇華処理を、後述する半導体
層１８を形成するのに用いる半導体結晶成長装置を用い
、そのチャンバー内で、そのチャンバー内を例えば１０
−６〜１０１７Ｔｏｒｒの圧力を有するＡｓ雰囲気にし
、また、半導体基板１を、半導体層４は昇華するがパタ
ーン化マスク層１５は昇華しないというのに十分な例え
ば７２０℃以上の温度の例えば７５０℃に加熱して行う
ことによって、半導体層４がら、そのパターン化マスク
層１５下の領域でなるパターン化半導体領域１４を形成
することによって、半導体基板１に対するパターン化マ
スク層１５をマスクとする昇華処理によって半導体基板
１の表面側に、パターン化半導体領域１４を形成してい
る半導体基板１１を得る（第１図Ｄ）。なお、この場合
、パターン化マスク層１５上のパターン化半導体層１６
が、パターン化マスク層１５上から昇華する。

次に、半導体基板１１上に、例えば半導体基板１１の半
導体層２と同じ単結晶Ａｔ　　Ｇａ１−ｘＡＳでなる半
導体層１８を、半導体基板１１を上述したパターン化半
導体領域１５を形成して後、その形成時に用いた半導体
結晶成長装置外に取出すことなしに、従って、半導体基
板１１を外気に触れさせることなしに、上述した半導体
結晶成長装置を用い、そのチャンバー内において、そ社
自体は公知のエピタキシャル成長法によって、パターン
化半導体領域１４をパターン化マスク層１５とともに埋
め込んだ状態に形成する（第１図Ｅ）。

本発明によるパターン化半導体領域を有する半導体装置
の製法の第１の実施例は、以上の工程を有して、目的と
するパターン化半導体領域を有する半導体装置を製造す
る。

このようなパターン化半導体領域を有する半導体装置の
製法の第１の実施例によれば、パターン化マスク層１５
を、イオンビーム８を用いた描写エツチング処理によっ
て形成するので、そのパターン化マスク層１５を微細に
形成することができるとともに、パターン化マスク層１
５を複数隣接して形成する場合、それら複数のパターン
化マスク層を、イオンビーム８のビーム径（例えば６０
ｎｉ）と同程度の相隣る間隔に、高密度に、形成するこ
とができ、従って、パターン化半導体領域１４を微細に
形成することができるとともに、パターン化半導体領域
１４を複数隣接して形成する場合、それら複数のパター
ン化半導体領域１４を高密度に形成することができる。

また、第１図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法の第１の実施例によれば
、パターン化半導体領域１４を、半導体基板１の半導体
１！４に対するパターン化マスク層１５をマスクとする
昇華処理によって形成するので、そのパターン化半導体
領域１４を、半導体基板１１の表面のパターン化半導体
領域１４の形成されていない領ｌ＠ｉ（半導体Ｗ！Ｉ３
のパターン化半導体領域１４下以外の領域の表面領域）
に実質的に欠陥を残すことなしに形成することができる
。このため、パターン化半導体領域１４を所期の特性を
有するものとして、容易に形成することができる。

さらに、第１図で上述した本発明によるパターン化半導
体領域を有する半導体装置の製法の第１の実施例によれ
ば、パターン化半導体領域１４を昇華によって形成する
ので、そのパターン化半導体領域１４を、短時間で、容
易に形成することができる。

また、第１図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法によれば、パターン化マ
スクＪｉＷ１５が３ｎｉ以下というような極めて薄い厚
さであっても、そのパターン化マスク層１５をマスクと
して、半導体層４から、パターン化半導体領域１４を形
成することができるので、マスク材層５を３ｎｍ以下と
いうような極めて薄い厚さに形成することによって、パ
ターン化マスク層１５を微細に、高精度に形成すること
ができ、よって、パターン化半導体領域１４を微細に、
高精度に形成することができる。

さらに、第１図で上述した本発明によるパターン化半導
体領域を有する半導体装置の製法の第１の実施例によれ
ば、パターン化半導体領域１４を、上述したように、半
導体基板１１の表面のパターン化半導体領域１４の形成
されていない領域に実質的に欠陥を残すことなしに形成
することができるので、半導体基板１１上のパターン化
半導体領域１４を埋め込んだ状態に形成されている半導
体層１８を、良好な結晶性を有するものとして容易に形
成することができ、また、その半導体層の形成によって
、パターン化半導体領域１４が、所期の特性から劣化す
ることがない。

また、第１図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法の第１の実施例によれば
、４！導体基板１の表面側にパターン化半導体領域１４
を半導体結晶成長装置のチャンバー内で形成し、続いて
、半導体基板１１を外気に触れさせることなしに、その
半導体基板１１上に、上述した半導体層１８を、同じ半
導体結晶成長装置のチャンバー内で形成するので、半導
体層１８の形成時、パターン化半導体領域１４の側面を
含む半導体基板１１の全外表面に、実質的に不要な酸化
物層を形成していたり、欠陥を生ぜしめていたりしてい
ないので、半導体層１８を良好な結晶性を有するものと
して形成することができるとともに、パターン化半導体
領域１４が、所期の特性から劣化しない。

なお、第１図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法の第１の実施例によれば
、上述したように、パターン化半導体領域１４及び半導
体層１８を、上述したように欠陥を有しないものとして
形成することができ、また、このため、それらパターン
化半導体領域１４及び半導体層１８を、それら間に１原
子層オーダ厚のような極めて薄い厚さの遷移領域しか有
せしめないで形成することができ、勿論、半導体層３上
に、それに欠陥を生ぜしめない状態で、半導体層４を欠
陥のない良好な結晶性を有するものとして形成すること
ができ、同様に、半導体層４上に、それに欠陥を生ぜし
めない状態で、マスク材層５を欠陥のない良好な結晶性
を有するものとして形成することができ、また、そのた
め、それら半導体領域３、パターン化半導体領域１４及
びパターン化マスク層を、半導体領域３及びパターン化
半導体領域１４、及びパターン化半導体領域１４及びパ
ターン化マスク層１５間に、極めて薄い厚さのの遷移領
域しか有せしめないで形成することができるので、パタ
ーン化半導体領域１４を、半値幅の小さいフォトルミネ
センス特性を呈するものとして形成することができる。

また、第１図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法の第１の実施例によれば
、パターン化半導体１域１４を、上述したように、欠陥
を有しないものとして形成することができるので、その
パターン化半導体領域１４を用いて、１ｍＡ以下のよう
な低い閾値を有する半導体レーザや、ｌ　Ｑ６　ｃｍ−
２／Ｖ−３以下のような高いキャリアの移動度を有する
トランジスタを、半導体装置として製造することができ
る。

実施例２ 次に、第２図を伴なって、本発明によるパターン化半導
体領域を有する半導体装置の製法の第２の実施例を述べ
よう。

第２図において、第１図との対応部分には同一符号を付
し、詳ｍ説明を省略する。

第２図に示す本発明によるパターン化半導体領域を有す
る半導体装置の製法の第２の実施例は、第１図で上述し
た本発明によるパターン化半導体領域を有する半導体装
置の製法の第１の実施例において、半導体基板１が、半
導体基板本体２と、半導体層３と、半導体層４とを有す
るのに代え、半導体層３を有さず、半導体基板本体２と
半導体層４とを有し、ただし、半導体基板本体２が、半
導体層４に比し高い温度で昇華する、例えば単結晶Ａ　
Ｉ　ＧａＡｓ系でなり、これに応じて、半導体層１７を
半導体基板本体２上に直接形成する、ということを除い
て、第１図で上述した本発明によるパターン化半導体領
域を有する半導体装置の製法とｎ様の方法によって、目
的とするパターン化半導体領域を有する半導体装置を製
造する。

以上が、本発明によるパターン化半導体領域を有する半
導体装置の製法の第２の実施例である。

このような本発明によるパターン化半導体領域を有する
半導体装置の製法の第２の実施例によれば、それが、上
述した事項を除いて、第１図で上述した本発明によるパ
ターン化半導体領域を有する半導体装置の製法の第１の
実施例と同様であるので、詳細説明は省略するが、第１
図で上述した本発明によるパターン化半導体領域を有す
る半導体装置の製法の第１の実施例の場合と同様の優れ
た作用・効果が得られる。

支亙■ユ 次に、第３図を伴なって、本発明によるパターン化半導
体領域を有する半導体装置の製法の第３の実施例を述べ
よう。

第３図において、第１図との対応部分には同一符号を付
し、詳細説明を省略する。

第３図に示す本発明によるパターン化半導体領域を有す
る半導体装置の製法の第３の実施例は、第１図で上述し
た本発明によるパターン化半導体領域を有する半導体装
置の製法の第１の実施例において、半導体基板１が、半
導体基板本体２と、半導体層３と、半導体層４とを有す
るのに代え、半導体層３及び４を有さず半導体基板本体
２からなり、これに応じて、マスク材層５及びパターン
化マスク層１５を、半導体基板本体２上に直接形成し、
さらに、半導体層１８を半導体基板本体２上に直接形成
する、ということを除いて、第１図で上述した本発明に
よるパターン化半導体領域を有する半導体装置の製法と
同様の方法によって、目的とするパターン化半導体領域
を有する半導体装置を製造する。

以上が、本発明によるパターン化半導体装置を有する半
導体装置の製法の第３の実施例である。

このような本発明によるパターン化半導体領域を有する
半導体装置の製法の第３の実施例によれば、それが、上
述した事項を除いて、第１図で上述した本発明によるパ
ターン化半導体領域を有する半導体装置の第１の実施例
と同様であるので、詳細説明は省略するが、第１図で上
述した本発明によるパターン化半導体領域を有する半導
体装置の第１の実施例の場合と同様の優れた作用・効果
が得られる。

なお、上述においては、パターン化マスク層１５を、マ
スク材層５から、Ｇａのイオンビームを用いて形成した
場合について述べたが、マスク材ＷＪ５を３ｒｖ以下の
ような薄い厚に形成する場合、ビーム径を１０ｎｍ以下
の小なる値にすることができるＨｅのイオンビームを用
いて、パターン化マスク層１５を、より微細に、且より
高密度に形成し、よって、パターン化半導体領ｉｉｉ！
１４を、より微細に、且つより高密度に形成することし
できる。

また、第１及び第２図で上述した本発明によるパターン
化半導体領域を有する半導体ｉｉ！ｉＸの製法において
、半導体基板１における半導体層４がＧａＡＳでなり、
マスク材ｊ１５・がＡＩＡＳでなる場合につき述べたが
、半導体層４を、１ｏ−６〜１０−７Ｔｏｒｒの圧力を
有する△Ｓ雰囲気中で約７００℃以上の温度で昇華する
ＩｎＡＳでなるものとし、−方、マスク材ＷＡ５を同じ
条件でＩｎＡＳに比し高い温度でしか昇華しないＡＪＡ
Ｓでなるものとし、または、半導体層４を、１０〜１０
−７Ｔｏｒｒの圧力を有するＰ雰囲気で約６５０℃以上
の温度で昇華するｔｎＰでなるものとし、−方、マスク
材層５を同じ条件で１ｎｐに比し高い温度でしか昇華し
ないＡＩＰでなるものとし、上述したと同様の作用・効
果を得ることもできる。

また、第３図で上述した本発明によるパターン化半導体
領域を有する半導体装置の製法において、半導体基板１
を構成している半導体基板本体２がＧ　ａ　Ａ　Ｓでな
り、マスク材層５が・ＡＩＡＳでなる場合につき述べた
が、半導体基板本体２を上述したＩｎＡＳでなるものと
し、−方、マスク材層５を上述したＡｌＡｓでなるもの
とし、または、半導体基板本体２を、上述したＩｎＰで
なるものとし、−方、マスク材層５を上述したＡＩＰで
なるものとし、上述したと同様の作用・効果を得ること
もできる。

さらに、上述においては、マスク材層５がら、その上に
半導体層６を形成している状態で、パターン化マスク層
１５を形成し、また、これと同時に、半導体層６からパ
ターン化半導体層１６を形成し、そして、パターン化マ
スク層１５上にパターン化半導体層１６を存在させてい
る状態で、そのパターン化マスク層５をマスクとして、
半導体ｍ４から、パターン化半導体領域１４を形成する
場合につき述べたが、マスク材層５から、パターン化マ
スク層１５を形成する時に、そのパターン化マスク層を
、パターン化マスク層１５の表面が不必要に酸化しない
のに十分な高い真空度を有する雰囲気中で形成すれば、
パターン化マスク層１５の表面が不必要に酸化しないの
で、マスク材層５上に半導体層６を形成するのを省略し
、パターン化マスク層１５にパターン化半導体層１６を
存在させていない状態で、半導体層４から、パターン化
半導体領域１４を形成することもできる。

さらに、上述においては、半導体基板１上に、半導体層
１８を形成する場合を述べたが、ある場合は、半導体層
１８を形成する工程を省略して、目的とするパターン化
半導体領域を有する半導体装置を製造することもでき、
その他、本発明の精神を脱することなしに種々の変型、
変更をなし得るであろう。

【図面の簡単な説明】

第１図Ａ−Ｅは、本発明によるパターン化半導体領域を
有する半導体装８の製法の第１の実施例を示す順次の工
程における路線的断面図である。 第２図Ａ−Ｅは、本発明によるパターン化半導体領域を
有する半導体装置の製法の第２の実施例を示す順次の工
程における路線的断面図である。 第３図Ａ−Ｅは、本発明によるパターン化半導体領域を
有する半導体装置の製法の第３の実施例を示す順次の工
程における路線的断面図である。 １・・・・・・・・・半導体基板 ２・・・・・・・・・半導体基板本体 ３・・・・・・・・・半導体層 ４・・・・・・・・・半導体層 ５・・・・・・・・・マスク材層 ６・・・・・・・・・半導体層 ７・・・・・・・・・イオンビーム １１・・・・・・・・・半導体基板 １４・・・・・・・・・パターン化半導体領域１５・・
・・・・・・・パターン化マスク層１６・・・・・・・
・・パターン化半導体層１８・・・・・・・・・半導体
層 ｊＭ１図 第８図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、その表面側に比し高い温度で昇華
   するマスク材層を形成する工程と、上記マスク材層に対
   するイオンビームを用 いた描写エッチング処理によって、上記マスク材層から
   、パターン化マスク層を形成する工程と、 上記半導体基板に対する上記パターン化マ スク層をマスクとする昇華処理によつて、上記半導体基
   板の表面側に、パターン化半導体領域を形成する工程と
   を有することを特徴とするパターン化半導体領域を有す
   る半導体装置の製法。 ２、特許請求の範囲第１項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体と、第 １の半導体層と、該第１の半導体層に比し低い温度で昇
   華する第２の半導体層とを有し、上記マスク材層を形成
   する工程において、 上記マスク材層を上記第２の半導体層上に形成し、 上記パターン化半導体領域を形成する工程 において、上記パターン化半導体領域を、上記第２の半
   導体層から形成することを特徴とするパターン化半導体
   領域を有する半導体装置の製法。 ３、特許請求の範囲第１項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体と、該 半導体基板本体に比し低い温度で昇華する第１の半導体
   層とを有し、 上記マスク材層を形成する工程において、 上記マスク材層を、上記第１の半導体層上に形成し、 上記パターン化半導体領域を形成する工程 において、上記パターン化半導体領域を、上記第１の半
   導体層から形成することを特徴とするパターン化半導体
   領域の製法。 ４、特許請求の範囲第１項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体でなり、上記マスク材層を形成する工
   程において、 上記マスク材層を上記半導体基板本体上に形成し、 上記パターン化半導体領域を形成する工程 において、上記パターン化半導体領域を、上記半導体基
   板本体の表面側に形成することを特徴とするパターン化
   半導体領域を有する半導体装置の製法。 ５、半導体基板上に、その表面側に比し高い温度で昇華
   するマスク材層を形成する工程と、上記マスク材層に対
   するイオンビームを用 いた描写エッチング処理によつて、上記マスク材層から
   、パターン化マスク層を形成する工程と、 上記半導体基板に対する上記パターン化マ スク層をマスクとする昇華処理によつて、上記半導体基
   板の表面側に、パターン化半導体領域を形成する工程と
   、 上記パターン化半導体領域を形成している 半導体基板上に、半導体層を、パターン化半導体領域を
   埋め込んだ状態に形成する工程とを有することを特徴と
   するパターン化半導体領域を有する半導体装置の製法。 ６、特許請求の範囲第５項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体と、第 １の半導体層と、該第１の半導体層に比し低い温度で昇
   華する第２の半導体層とを有し、上記マスク材層を形成
   する工程において、 上記マスク材層を上記第２の半導体層上に形成し、 上記パターン化半導体領域を形成する工程 において、上記パターン化半導体領域を、上記第２の半
   導体層から形成し、 上記パターン化半導体領域を埋め込んだ状 態に形成されている半導体層を形成する工程において、
   上記第１の半導体層を、上記第２の半導体層上に形成す
   ることを特徴とするパターン化半導体領域を有する半導
   体装置の製法。 ７、特許請求の範囲第５項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体と、該 半導体基板本体に比し低い温度で昇華する第２の半導体
   層とを有し、 上記マスク材層を形成する工程において、 上記マスク材層を、上記第２の半導体層上に形成し、 上記パターン化半導体領域を形成する工程 において、上記パターン化半導体領域を、上記第２の半
   導体層から形成し、 上記第１の半導体層を形成する工程におい て、上記第１の半導体層を、上記半導体基板本体上に形
   成することを特徴とするパターン化半導体領域の製法。 ８、特許請求の範囲第５項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記半導体基板が
   、半導体基板本体でなり、上記マスク材層を形成する工
   程において、 上記マスク材層を、上記パターン化半導体領域を形成す
   る工程において、上記パターン化半導体領域を、上記半
   導体基板本体の表面側に形成し、 上記第１の半導体層を形成する工程におい て、上記第１の半導体層を、上記パターン化半導体領域
   を形成している半導体基板本体上に形成することを特徴
   とするパターン化半導体領域を有する半導体装置の製法
   。 ９、特許請求の範囲第５項記載のパターン化半導体領域
   を有する半導体装置の製法において、上記パターン化半
   導体領域を形成する工程 において、上記パターン化半導体領域を、半導体結晶成
   長装置を用いて、そのチャンバー内で形成し、上記第１
   の半導体層を形成する工程において、上記第１の半導体
   層を、上記半導体基板を上記パターン化半導体領域を形
   成して後、上記半導体結晶成長装置のチャンバー外に取
   出すことなしに、上記半導体結晶成長装置を用いて、そ
   のチャンバー内で形成することを特徴とするパターン化
   半導体領域を有する半導体装置の製法。