JPS6312155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6312155A JPS6312155A JP15515686A JP15515686A JPS6312155A JP S6312155 A JPS6312155 A JP S6312155A JP 15515686 A JP15515686 A JP 15515686A JP 15515686 A JP15515686 A JP 15515686A JP S6312155 A JPS6312155 A JP S6312155A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910018125 Al-Si Inorganic materials 0.000 claims abstract description 7
- 229910018520 Al—Si Inorganic materials 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract 2
- 238000000059 patterning Methods 0.000 claims abstract 2
- 238000007747 plating Methods 0.000 claims description 11
- 238000005553 drilling Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 12
- 229910018594 Si-Cu Inorganic materials 0.000 abstract description 7
- 229910008465 Si—Cu Inorganic materials 0.000 abstract description 7
- 229910045601 alloy Inorganic materials 0.000 abstract description 5
- 239000000956 alloy Substances 0.000 abstract description 5
- 239000003054 catalyst Substances 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 3
- 230000003197 catalytic effect Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract description 2
- 239000010949 copper Substances 0.000 description 45
- 238000009792 diffusion process Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- WSFSSNUMVMOOMR-UHFFFAOYSA-N Formaldehyde Chemical compound O=C WSFSSNUMVMOOMR-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003353 gold alloy Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、％ＫＬＳＩにお
けるＡｌ合金配線の形成方法に関するものである。
けるＡｌ合金配線の形成方法に関するものである。
超ＬＳＩ用の配線材料としては、耐ヒロック性及び耐マ
イグレーション性の観点から、従来のＭ及びＡｌ−８ｔ
等のＡ／金合金代って、Ｃｕを添加したＡｌ−Ｃｕ 、
ｋｌ−８ｔ−Ｃｕ等のＡｌ金合金検討されている。
イグレーション性の観点から、従来のＭ及びＡｌ−８ｔ
等のＡ／金合金代って、Ｃｕを添加したＡｌ−Ｃｕ 、
ｋｌ−８ｔ−Ｃｕ等のＡｌ金合金検討されている。
以下、第２図に基き従来の配線の形成方法を説明する。
まずＳｉ基板２１を熱酸化して表面に熱酸化膜（図示せ
ず）を形成し、この熱酸化膜の所望位置に開口部（図示
せず）を設け、更にこの開口部を通してＳｉ基板２１に
不純物を導入し、拡散層（ｎ十ｍま之はＰ＋型）２２を
形成する。次に絶縁膜２３を堆積し、拡散層２２上の位
置にコンタクトホール２４を開孔し、次いでＡｌ合金、
例えばＡｌ−２ＸＳｉ−４％Ｃｕ膜（ｋｌ−Ｓｉ −Ｃ
ｕ ｍ ） ’ｌスパッタ法により１．０μｍ程度の厚
さに被着する。
ず）を形成し、この熱酸化膜の所望位置に開口部（図示
せず）を設け、更にこの開口部を通してＳｉ基板２１に
不純物を導入し、拡散層（ｎ十ｍま之はＰ＋型）２２を
形成する。次に絶縁膜２３を堆積し、拡散層２２上の位
置にコンタクトホール２４を開孔し、次いでＡｌ合金、
例えばＡｌ−２ＸＳｉ−４％Ｃｕ膜（ｋｌ−Ｓｉ −Ｃ
ｕ ｍ ） ’ｌスパッタ法により１．０μｍ程度の厚
さに被着する。
この後、所望のノ平ターンのレジストマスク（図示せず
）を形成し、このレジストマスクを介してＢ Ｃｌｓガ
スを用いた反応性イオンエツチング法（ＲＩＥ法）によ
シ上記Ａｔ−Ｓｉ−Ｃｕ膜にエツチングを施し、所望の
／Ｊｌターンを有する配線層２５を形成する。
）を形成し、このレジストマスクを介してＢ Ｃｌｓガ
スを用いた反応性イオンエツチング法（ＲＩＥ法）によ
シ上記Ａｔ−Ｓｉ−Ｃｕ膜にエツチングを施し、所望の
／Ｊｌターンを有する配線層２５を形成する。
しかしながら上述し之従来例においては、スノクツタ蒸
着したｋｌ−Ｓｉ−Ｃｕ膜またはＡｔ−Ｃｕ膜中のＳｉ
、 ＣｕはＳｉ基板との界面に局在して分布する。
着したｋｌ−Ｓｉ−Ｃｕ膜またはＡｔ−Ｃｕ膜中のＳｉ
、 ＣｕはＳｉ基板との界面に局在して分布する。
第３図は、Ａｌ合金膜としてＡｌ−４％Ｃｕ膜（Ａｔ−
Ｃｕ膜）を例にとり、ス・ぞツタ蒸着後及び熱処理後の
Ｃｕの分布状況を示したものである。なおＡｔ−Ｃｕ膜
の膜厚は１．２μｍである。同図からも明らかなように
蒸着直後、Ｃｕ含有量は界面近傍で特に高く。
Ｃｕ膜）を例にとり、ス・ぞツタ蒸着後及び熱処理後の
Ｃｕの分布状況を示したものである。なおＡｔ−Ｃｕ膜
の膜厚は１．２μｍである。同図からも明らかなように
蒸着直後、Ｃｕ含有量は界面近傍で特に高く。
８％にも達している。このように界面にてＣｕが局在分
布する為に、ＲＩＥ法でＣｕの添加され７’ＣＡｌ！合
金膜をドライエツチングしても大量のＣｕが残渣として
残り、完全な配線パターンを形成することが困難である
という問題があった。ま友この為。
布する為に、ＲＩＥ法でＣｕの添加され７’ＣＡｌ！合
金膜をドライエツチングしても大量のＣｕが残渣として
残り、完全な配線パターンを形成することが困難である
という問題があった。ま友この為。
腐食され易いという問題も生ずる。
更に超ＬＳＩのコンタクト部では周知のようにアスペク
ト比が大きいので、Ａｌ−Ｓｉ−Ｃｕ膜のステップカバ
レージが極端に悪くなる。この粕来、コンタクト部での
ストレスによる断線やエレクトロマイグンーションが発
生し易くなるという問題もあった。
ト比が大きいので、Ａｌ−Ｓｉ−Ｃｕ膜のステップカバ
レージが極端に悪くなる。この粕来、コンタクト部での
ストレスによる断線やエレクトロマイグンーションが発
生し易くなるという問題もあった。
従って本発明は、以上述べたＣｕの添加されたＭ合金膜
のドライエツチングが非常に困難であること、及びコン
タクト部でのステップカバレージの悪化から信頼性低下
を招くという問題を解消し、Ｃｕの添加され７’ｃＡｌ
’合金膜を配線として均質に形成し得る半導体装置の製
造方法を提供することを目的とする。
のドライエツチングが非常に困難であること、及びコン
タクト部でのステップカバレージの悪化から信頼性低下
を招くという問題を解消し、Ｃｕの添加され７’ｃＡｌ
’合金膜を配線として均質に形成し得る半導体装置の製
造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板に絶
縁膜を形成し、この絶縁膜にコンタクトホールを開孔し
た後、このコンタクトホールｔＣＵめっき層で埋め込み
、この後ｈｐ膜ま友はＡｔ−Ｓｉ膜を被着してパターニ
ングし、更に４５０〜５００ ’Ｃ。
縁膜を形成し、この絶縁膜にコンタクトホールを開孔し
た後、このコンタクトホールｔＣＵめっき層で埋め込み
、この後ｈｐ膜ま友はＡｔ−Ｓｉ膜を被着してパターニ
ングし、更に４５０〜５００ ’Ｃ。
１０分以上の処理条件で基板に熱処理を施すことにより
Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕの配線層全形成する
ようＫしたものでろる。
Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕの配線層全形成する
ようＫしたものでろる。
本発明は、以上のようにコンタクトホールｋｃｕめっき
層で埋め込んだ後、Ａｌ膜またはＡｌ−Ｓｉ膜を被着し
、これを・（ターニングして更に４５０〜５００°Ｃ１
１０分以上の処理条件で熱処理を施すようにしているの
で、Ａｌ膜パターンの場合にはＣｕが、またＡｔ−８ｔ
膜パターンの場合にはＳｔ 、 Ｃｕが共に・９タ一ン
全体に拡散し、更にＣｕめつき層へはＡｌ。
層で埋め込んだ後、Ａｌ膜またはＡｌ−Ｓｉ膜を被着し
、これを・（ターニングして更に４５０〜５００°Ｃ１
１０分以上の処理条件で熱処理を施すようにしているの
で、Ａｌ膜パターンの場合にはＣｕが、またＡｔ−８ｔ
膜パターンの場合にはＳｔ 、 Ｃｕが共に・９タ一ン
全体に拡散し、更にＣｕめつき層へはＡｌ。
Ｓｉが相互拡散する為、均質なＡｔ−Ｃｕ膜友はＡｌ−
３ｉ−Ｃｕの配線層及び埋め込み層を得ることができる
。
３ｉ−Ｃｕの配線層及び埋め込み層を得ることができる
。
またコンタクトホールヲＣｕめつき膜で埋め込むように
しているので、ステップカバレージが改善され上記Ａｔ
−ＣｕまたはＡｔ−Ｓｉ−Ｃｕの配線層を平担に形成す
ることができる。
しているので、ステップカバレージが改善され上記Ａｔ
−ＣｕまたはＡｔ−Ｓｉ−Ｃｕの配線層を平担に形成す
ることができる。
以下、第１図に基き本発明の一実施例ｔ−詳細に説明す
る。
る。
まず同図（ａ）に示す如く、所望個所に開口部金有する
熱酸化膜（図示せず）の形成されたＳｉ基板から成る半
導体基板１１に、上記開口部を通してイオン注入するこ
とにより拡散層（ｎ＋型またはＰ＋型）１２を形成する
。次に絶縁膜１３を堆積し、この上にレジストマスク１
４を形成し次後、このレジストマスク１４を介してＲＩ
Ｅ法を用い、拡散層１２上にコンタクトホール１５全開
孔する。
熱酸化膜（図示せず）の形成されたＳｉ基板から成る半
導体基板１１に、上記開口部を通してイオン注入するこ
とにより拡散層（ｎ＋型またはＰ＋型）１２を形成する
。次に絶縁膜１３を堆積し、この上にレジストマスク１
４を形成し次後、このレジストマスク１４を介してＲＩ
Ｅ法を用い、拡散層１２上にコンタクトホール１５全開
孔する。
次いでレジストマスク１４を残したまま、真空蒸着法に
よりＰｄ膜（ｐｄ１２ ）から成る触媒活性層１６ｔ−
１００λ根度被着する。
よりＰｄ膜（ｐｄ１２ ）から成る触媒活性層１６ｔ−
１００λ根度被着する。
そして同図（ｂ）に示すように、レジストマスク１４を
除去してリフトオフ的にコンタクトホール１５の底部に
のみＰｄ膜１６が残るようにする。続いてこのＰｄ膜１
６を触媒として、無電解めっき法を用いてコンタクトホ
ール１５’ｋｃｕめつき層１７で埋め込む。ここでＣｕ
の無電解めっきは、めっき数として、硫酸銅１５０ｒ、
濃アンモニア水３０ツ、水９００−を混合した液を、銅
欣、ホルマリン７％の溶液を還元液としてｐＨ１１，５
に調整した浴液を用い、液温を２４℃に設定して行った
。仄にＤＣマグネトロンスパッタ法を用い、Ａ、！’−
１，５％Ｓｉ膜（Ａｆ−Ｓｉ膜）を０．６μｍの厚さに
被着し、更にＲＩＥ法によるドライエツチングで所望す
るパターンのＡｔ−Ｓｉ配線層１８全形成する。
除去してリフトオフ的にコンタクトホール１５の底部に
のみＰｄ膜１６が残るようにする。続いてこのＰｄ膜１
６を触媒として、無電解めっき法を用いてコンタクトホ
ール１５’ｋｃｕめつき層１７で埋め込む。ここでＣｕ
の無電解めっきは、めっき数として、硫酸銅１５０ｒ、
濃アンモニア水３０ツ、水９００−を混合した液を、銅
欣、ホルマリン７％の溶液を還元液としてｐＨ１１，５
に調整した浴液を用い、液温を２４℃に設定して行った
。仄にＤＣマグネトロンスパッタ法を用い、Ａ、！’−
１，５％Ｓｉ膜（Ａｆ−Ｓｉ膜）を０．６μｍの厚さに
被着し、更にＲＩＥ法によるドライエツチングで所望す
るパターンのＡｔ−Ｓｉ配線層１８全形成する。
この後同図（ｃ）の如く、水素ガス雰囲気中で４５０°
Ｃ、３０分根度の処理条件で熱処理を施すことにより、
Ｃｕめつき膜１７中のＣｕ、及びＡｔ−Ｓｉ配線層１８
中のＳｉを共に拡散させ、Ａｌ−Ｓｉ−Ｃｕ合金から成
る配線層１８ａを形成する。なお、この配線層１８ａは
、電極としても用いられる。
Ｃ、３０分根度の処理条件で熱処理を施すことにより、
Ｃｕめつき膜１７中のＣｕ、及びＡｔ−Ｓｉ配線層１８
中のＳｉを共に拡散させ、Ａｌ−Ｓｉ−Ｃｕ合金から成
る配線層１８ａを形成する。なお、この配線層１８ａは
、電極としても用いられる。
ここで、Ｃｕ及びＳｔの再分布状態をこれらの拡散定数
に基いて見償ってみる。４５０℃におけるＭａｍ中のＳ
ｉの拡散層！２ ＤｓｉはＤｓｉ ”： Ｉ Ｘ １０
−” ｄ ５ｅａ−１、またＣｕの拡散係数Ｄｃｕはバ
ルクＡｌ中で１．１７Ｘ１０−ｔ。
に基いて見償ってみる。４５０℃におけるＭａｍ中のＳ
ｉの拡散層！２ ＤｓｉはＤｓｉ ”： Ｉ Ｘ １０
−” ｄ ５ｅａ−１、またＣｕの拡散係数Ｄｃｕはバ
ルクＡｌ中で１．１７Ｘ１０−ｔ。
ｃｄ ５ｅｃ−’であるから、ＡＪ被膜中では１桁程度
大きくなると考えられるのでＤｃｕユＩ Ｘ １０−’
洲５ｅｃ−’程度となる。従って、４５０°Ｇ、３０分
という熱処理条件で、 Ｃｕ及びＳｉのＡｌ被膜中での
拡散距離は（Ｄｔ ） ／２の式（Ｄ；拡散係数、ｔ；
熱処理時間）を基にして、夫々１３μｍ、４２μｍと求
められる。
大きくなると考えられるのでＤｃｕユＩ Ｘ １０−’
洲５ｅｃ−’程度となる。従って、４５０°Ｇ、３０分
という熱処理条件で、 Ｃｕ及びＳｉのＡｌ被膜中での
拡散距離は（Ｄｔ ） ／２の式（Ｄ；拡散係数、ｔ；
熱処理時間）を基にして、夫々１３μｍ、４２μｍと求
められる。
今、コンタクトホール１５の寸法を１μｍ口、深さｆ
０．６ ｐｍ 、 ’！ ｆｃ ＡＪ−８ｔ配線層１８
の厚さを０．６μｍ、幅ヲ１．５μｍとすると、コンタ
クトホール１５のピッチはＸ軸及びＹ軸両方向とも１０
μｍ以下であるから、ＣｕとＳｔは濃度勾配に従ってＡ
ｌ−Ｓｉ配線層１８全体に拡散することがわかる。
０．６ ｐｍ 、 ’！ ｆｃ ＡＪ−８ｔ配線層１８
の厚さを０．６μｍ、幅ヲ１．５μｍとすると、コンタ
クトホール１５のピッチはＸ軸及びＹ軸両方向とも１０
μｍ以下であるから、ＣｕとＳｔは濃度勾配に従ってＡ
ｌ−Ｓｉ配線層１８全体に拡散することがわかる。
この場合のＣｕ 、 Ｓｉの含有量は、Ａｌ−８ｔ配祿
層１８の幅と厚さ、及びコンタクトホール１５の寸法と
深さ、ピッチに依存するが、夫々１．０〜５，０ｗｔ％
。
層１８の幅と厚さ、及びコンタクトホール１５の寸法と
深さ、ピッチに依存するが、夫々１．０〜５，０ｗｔ％
。
１．０〜１，５ｗｔ％程度となり、Ａｌ−Ｓｉ −Ｃｕ
配線層１８ａの組成は配線層としての最適組成の範囲
に入る。
配線層１８ａの組成は配線層としての最適組成の範囲
に入る。
なお上述した熱処理の際、Ａｔ−Ｓｉ配線層１８からは
Ａｌ、 ＳｔがＣｕめつき層１７へと相互拡散を起こす
ので、Ｃｕめつき層１７は同様にして改質されＡｌ−Ｓ
ｉ−Ｃｕの埋め込み層１７ａとなる。
Ａｌ、 ＳｔがＣｕめつき層１７へと相互拡散を起こす
ので、Ｃｕめつき層１７は同様にして改質されＡｌ−Ｓ
ｉ−Ｃｕの埋め込み層１７ａとなる。
また上記実施例では、熱処理前の配線材料としてＡｌ−
Ｓｉ膜を用いているが、この他Ａｌ膜を用いることも勿
論可能である。この場合、熱処理によってＡｌ−Ｃｕの
配線層及び埋め込み層が形成される。
Ｓｉ膜を用いているが、この他Ａｌ膜を用いることも勿
論可能である。この場合、熱処理によってＡｌ−Ｃｕの
配線層及び埋め込み層が形成される。
またここで、コンタクトホール１５のピッチを大ぎ目に
１０μｍとし、Ｃｕ 、 Ｓｔの拡散距離の目安を５μ
ｍに設定すれば％Ａｌ被膜中でのＣｕ 、 Ｓｔの拡散
距離は熱処理時間を短縮した場合、４５０℃、１０分で
夫々８ｐｍ 、 ２４ ｐｍとなり、また５００°Ｇ、
１０分で夫々１５μｍ、４４μｍとなり、いずれにおい
ても５μｍの目安を上回る。このことはＣｕめつき層１
７へのＡＪ 、 Ｓｌの拡散の場合も同様である。
１０μｍとし、Ｃｕ 、 Ｓｔの拡散距離の目安を５μ
ｍに設定すれば％Ａｌ被膜中でのＣｕ 、 Ｓｔの拡散
距離は熱処理時間を短縮した場合、４５０℃、１０分で
夫々８ｐｍ 、 ２４ ｐｍとなり、また５００°Ｇ、
１０分で夫々１５μｍ、４４μｍとなり、いずれにおい
ても５μｍの目安を上回る。このことはＣｕめつき層１
７へのＡＪ 、 Ｓｌの拡散の場合も同様である。
以上より、上記熱処理の条件としては、４５０〜５００
℃、１０分以上とすれば所望の効果の得られることがわ
かる。
℃、１０分以上とすれば所望の効果の得られることがわ
かる。
以上詳細に説明したように、不発明によれば、コンタク
トホールにＣｕめつき層を埋め込むようにしているので
、ステップカバレージが改善され平担性に優れた配線層
を形成できるという効果がある。
トホールにＣｕめつき層を埋め込むようにしているので
、ステップカバレージが改善され平担性に優れた配線層
を形成できるという効果がある。
また、配線部はＡｌ膜ま之はＡｌ−Ｓ ｌ膜をエツチン
グしてパターニングするようにしているので、従来のよ
うな界面におけるＣｕの局在分布の問題も解消され、エ
ツチングに何ら支障もなく腐食性の問題を回避できると
いう効果がある。
グしてパターニングするようにしているので、従来のよ
うな界面におけるＣｕの局在分布の問題も解消され、エ
ツチングに何ら支障もなく腐食性の問題を回避できると
いう効果がある。
更に、熱処理によシ均質なｋｌ−Ｃｕま几はＡｌ−Ｓｉ
−（：ｕの配線層及び埋め込み層を形成するようにして
いるので、上記ステップカバレージの改善と相まって耐
ヒロック、耐マイグレーションに優れ之高信頼性を有す
る配線層を実現できるという効果もある。
−（：ｕの配線層及び埋め込み層を形成するようにして
いるので、上記ステップカバレージの改善と相まって耐
ヒロック、耐マイグレーションに優れ之高信頼性を有す
る配線層を実現できるという効果もある。
第１図は本発明の一実施例を説明する工程断面図、第２
図は従来例を説明する要部断面図、第３図は）、Ｉ！−
Ｃｕ膜中のＣｕ含有量のグロファイルである。 １１・・・半導体基板、１２・・・拡散層、１３・・・
絶縁膜、１４・・・レジストマスク、１５・・・コンタ
クトホール、１６・・・触媒活性層、１７・・・Ｃｕめ
つき層、１７ ａ−−・）、ｌ！−Ｓｉ−Ｃｕ埋め込み
層、 １８ ＝・Ａ１−３ｔ配線層、１８ ａ −Ａｔ
−８ｔ−Ｃｕ配線層。 、；； ｌ ＋’ｉ
図は従来例を説明する要部断面図、第３図は）、Ｉ！−
Ｃｕ膜中のＣｕ含有量のグロファイルである。 １１・・・半導体基板、１２・・・拡散層、１３・・・
絶縁膜、１４・・・レジストマスク、１５・・・コンタ
クトホール、１６・・・触媒活性層、１７・・・Ｃｕめ
つき層、１７ ａ−−・）、ｌ！−Ｓｉ−Ｃｕ埋め込み
層、 １８ ＝・Ａ１−３ｔ配線層、１８ ａ −Ａｔ
−８ｔ−Ｃｕ配線層。 、；； ｌ ＋’ｉ
Claims (1)
- （１）（ａ）半導体基板に絶縁膜を形成し、この絶縁膜
にコンタクトホールを開孔する工程と、 （ｂ）上記コンタクトホールをＣｕめつき層で埋め込み
、次にＡｌ膜またはＡｌ−Ｓｉ膜を被着してこれをパタ
ーニングしＡｌまたはＡｌ−Ｓｉの配線層を形成する工
程と、 （ｃ）この後、４５０〜５００℃、１０分以上の処理条
件で基板に熱処理を施す工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15515686A JPS6312155A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15515686A JPS6312155A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312155A true JPS6312155A (ja) | 1988-01-19 |
Family
ID=15599754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15515686A Pending JPS6312155A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6312155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266526A (en) * | 1991-03-19 | 1993-11-30 | Kabushiki Kaisha Toshiba | Method of forming trench buried wiring for semiconductor device |
-
1986
- 1986-07-03 JP JP15515686A patent/JPS6312155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266526A (en) * | 1991-03-19 | 1993-11-30 | Kabushiki Kaisha Toshiba | Method of forming trench buried wiring for semiconductor device |
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