JPS63121948A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置、特にバッファ・メモリの無効化
処理を効率的に行うことを可能にした情報処理装置に関
する。

〔従来の技術〕

従来、この種の情報処理装置では、主記憶手段に対して
ベクトル処理手段からのストアアクセスがあったならば
、バッファ・メモリのタグ部、またはバッファ・メモリ
のタグ部のコピー、もしくはそれを包含する情報を持つ
第２タグ部を調べ、スカラ処理手段に対してバッファ無
効化要求を出していた。

この時バッファ・メモリの１ブロツクが例えば６４バイ
トであシ、ベクトル処理手段からのストアデータ幅が例
えば８バイトであったとすると。

ベクトル処理手段の各アクセスポートがバッファ・メモ
リの同一ブロック内にストアアクセスを行なう場合が起
る。ベクトル処理手段からのアクセスボート毎に、それ
ぞれに対応してタグ部を持つバッファ無効化制御部を設
け、それぞれが独立の動作をする様にすると、上記の各
アクセスデートがバッファメモリの同一ブロック内にス
トアアクセスを行なう場合、４個のバッファ無効化要求
が出されることになる。バッファ・メモリはブロック単
位で管理されているので、動作上１回の・ぐソファ無効
化要求を出すだけで充分であり、４個の・々ソファ無効
化要求を出すことはスカラ処理手段の処理を著しく阻害
する。

この様なことを防ぐ為には、ストア・アドレス同士を比
較し、複数のストア・アドレスが同一ブロックを指定し
ている時にはそのうちの１つをバッファ無効化アドレス
としてバッファ無効化要求を出せばよい。しかし、すべ
てのストアアドレス同士の比較を行うと、アクセスポー
トの数がｎ個そこで、少ない比較回路で効率的なバッフ
ァ無効化処理を行なう為に、第ｉ番目（ただしｉ＝１゜
２、・・・ｎ−１）のアクセスポートからのストアアド
レスと第ｉ　＋　１番目のアクセス−−トから出力され
るストアアドレスを比較する比較回路をｎ−１個備え、
第ｉ番目のアクセスポートから出力されるストアアドレ
スと第ｉ　−１−１番目のアクセスポートから出力され
るストアアドレスとが比較回路で一致が検出されると、
第ｉ番目もしくは第ｉ＋１番目のストアアドレスによる
バッファ無効化要求を抑止する様に制御するものが提案
された。（例えば、特公昭６０−５９６２１号公報参照
）〔発明が解決しようとする問題点〕 上述した従来技術では、主記憶手段に対して。

ｎ個のアクセスポートからｍ回に分けてストアアクセス
がなされると２ｍ回目のストアアクセスの第ｎ−１番目
のストアアドレスとｍ＋１回目のストアアクセスの第１
番目のストアアドレスの比較がなされない為、それらが
バッファメモリの同一ブロック内へのストアアクセスで
あって２ｍ回目の第ｎ−１番目のストアアドレスによっ
てバッファ無効化要求がすでに出されているにもかかわ
らず９ｍ＋１回目の第１番目のストアアドレスによって
、更に同一ブロックに対してバッファ無効化要求を余分
に出すことになる。これは９ｍ回目とｍ＋１回目のスト
アアドレスがすべてバッファメモリの同一ブロック内へ
のストアアクセスである・にもかかわらず２回のバッフ
ァ無効化要求が出されてしまうことを意味し９ｍ＋２回
目の第１番目のストアアドレスもバッファメモリの同一
ブロック内へのストアアクセスであった場合には、３回
以上のバッファ無効化要求が出されるケースが出て来る
ということである。このように従来の技術ではｍ回目と
ｍ　＋　１回目のストアアクセス時のストアアドレスの
比較が行なわれていない為に、バッファ無効化要求が余
分に出て、スカラ処理手段の処理を阻害してしまうとい
う問題点がある。

本発明は従来のもののこのような問題点を解決し、無駄
なバッファ無効化要求を抑止することができる情報処理
装置を提供するものである。

〔問題点を解決するための手段〕

本発明の情報処理装置は主記憶手段と、該主記憶手段に
対してｎ個のアクセスポートがら同時にｍ回に分けてデ
ータをアクセスできるベクトル処理手段と、バッファメ
モリを持ったスカラ処理手段とからなる情報処理装置に
おいて前記バッファメモリのタグ部のコピーもしくはそ
れを包含する情報を持ち前記ｎ個のアクセスデートと１
対１の対応をなすｎ個の第２タグ部と、前記アクセスポ
ートから出力されるストアアドレスと一致するものが対
応する第２タグ部に存在するか否かを検出するｎ個のバ
ッファ無効化アドレス検出回路と。

第４回目（ただしｊ＝１．２・・・ｍ−１）のストアア
クセスの第ｉ番目（ただしｉ＝１，２、…ｎ−１）のア
クセスポートから出されるストアアドレスと第４回目の
ストアアクセスの第ｉ　＋　１番目のアクセスポートか
ら出力されるストアアドレスとを比較するｎ−１個の比
較回路と、第４回目のストアアクセスの第ｎ−１番目の
ストアアドレスを保持しているストアアドレス保持回路
に保持されているストアアドレスが有効であるととを示
す有効表示ビットが有効を表示している時に前記ストア
アドレス保持回路の内容と第ｊ　＋　１回目のストアア
クセスの第１番目のストアアドレスとを比較する１つの
比較回路とを備え、第４回目のストアアクセスの第ｉ番
目のアクセスポートからのストアアドレスと第４回目の
ストアアクセスの第ｉ　＋　１番目のアクセスポートか
らのストアアドレスとを比較する比較回路が一致を出力
する場合に第４回目のストアアクセスの第ｉ　＋１番目
のバッファ無効化アドレス検出手段が強制的に不一致を
出力し。

前記ストアアドレス保持回路に保持されている第４回目
の第ｎ−１番目のストアアドレスと第ｊ＋１回目の第１
番目のストアアドレスとを比較する比較回路が一致を検
出する場合に第ｊ＋１回目の第１番目のバッファ無効化
アドレス検出手段が強制的に不一致を出力することを特
徴とする。

〔実施例〕

次に９本発明について図面を参照して説明する。

第２図は本発明が適合される情報処理装置の一例の概要
を示す構成図で、スカシ処理手段１．ベクトル処理手段
２．主記憶制御手段３．主記憶手段４．バッファメモリ
５．第２タグ部６から構成され、アドレスバス７及びデ
ータバス８でのインタフェースを持つ。

第１図は本発明の１実施例のブロック図であり。

以下第１図について本発明の詳細な説明をする。

第２タグ部２２〜２５は第２図の第２タグ部６と同じで
あり、第２タグ部２２〜２５はバッファメモリ５のタグ
部の写しを保持している。第２タグ部２２〜２５は同一
内容のものであって、タグ登録アドレスの下位桁で指定
されるアドレスにタグ登録アドレスの上位桁が記憶され
ている。例えばベクトル処理手段２から２回に分けてス
トアアクセスが行なわれる場合に、ベクトル処理手段２
から１回目のストアアドレスＡが送られて来ると。

このストアアドレスＡはアドレスレジスタ１３にセット
され、このレジスタ１３の下位桁によって第２タグ部２
２がリードアクセスされ、読み出されたタグ情報が読み
出しレジスタ３０にセットされ、またストアアドレスＡ
の上位桁が比較アドレスレジスタ２６にセットされる。

比較回路３４は比較アドレスレジスタ２６と読ミ出シア
ドレスレジスタ３０の内容を比較し、−致がとれた場合
に一致を出力する。この一致検出によって、スカラ処理
手段１に対してバッファ無効化要求が出される。１回目
のストアアドレスＢ。

Ｃ，Ｄが送られて来た場合にも同様な動作が行われる。

尚、比較回路３４〜３７は、第２タグ部２２〜２５に記
憶されているアドレス情報が有効でない場合には一致は
出力しない。

比較回路１８は１回目のストアアドレスＡのブロックア
ドレス部とストアアドレスＢのブロックアドレス部とを
比較するものであり、比較回路１８が一致を検出すると
比較回路３５の出力は強制的に不一致を出力する。同様
にして、比較回路１９は１回目のストアアドレスＢのブ
ロックアドレス部とストアアドレスＣのブロックアドレ
ス部とを比較し、一致が検出されると比較回路３６の出
力を強制的に不一致にし、比較回路２０は１回目のスト
アアドレスＣのブロックアドレス部トスドアアドレスＤ
のブロックアドレス部を比較し。

一致が検出されると比較回路３７の出力を強制的に不一
致にする。

次にベクトル処理手段からの２回目のストアアドレスＡ
、Ｂ、Ｃ，Ｄが送られて、アドレスレジスタ１３〜１６
にセットされるタイミングにアドレスレジスタ１６の内
容をストアアドレス保持回路１２にセットし、この時同
時にストアアドレス保持回路１２が有効であることを示
す有効表示ビットを立て、比較回路１７でストアアドレ
ス保持回路１２にセットされた１回目のストアアドレス
Ｄのブロックアドレス部と２回目のストアアドレスＡの
ブロックアドレス部とを比較し、一致がとれ、且つ有効
表示ビットが有効を表示している場合に瓜ゲート２１で
アンドがとれ、比較回路３４の出力を強制的に不一致に
する。

今、１回目のストアアドレスＡをｉとした時。

ストアアドレスＢはｌ　１　＋　ｄ　＋ストアアドレス
Ｃはｉ＋２ｄ　、ストアアドレスＤはｉ＋３ｄとなシ。

更に連続して次の２回目のストアアドレスＡはｉ＋４ｄ
、ストアアドレスＢはｉ＋５ｄ、ストアアドレスＣはｉ
＋６ｄ、ストアアドレスＤｔｉｉ＋７ｄとなシ９ｍ回目
のストアアクセス時には、ストアアドレスＡはｉ＋（４
ｍ−４）ｄ　、ストアアドレスＢは＋　１　＋　（４ｍ
　　３　）　ｄ　ｔストアアドレスＣはｉ＋（４ｍ−２
）ｄ　　、ストアアドレスＤは。

ｉ＋（４ｍ−１）ｄとなるようにベクトル処理手段を構
成すれば、アドレスレジスタ１３と１４の内容の比較、
アドレスレジスタ１４と１５の内容の比較、アドレスレ
ジスタ１５と１６の内容の比較と。

更ニアドレスレジスタ１６とストアアドレス保持回路１
２の内容の比較を行なえば、連続するストアアドレスの
比較ができ２例えば１回目のストアアドレスＡ、Ｂ、Ｃ
，Ｄと２回目のストアアドレスＡ、Ｂ、Ｃ，Ｄがすべて
同一ブロック内に対するものであった力らば、１回目の
ストアアクセスで比較回路３４のチェックだけが行なわ
れ、比較回路３５〜３７は出力がすべて強制不一致にな
シ。

２回目のストアアクセスでは比較回路３４〜３７がすべ
て強制不一致になる。また、２回目のストアアドレスＡ
Ｂまでが同じであったならば、１回目のストアアクセス
での比較回路３４のチェックと２回目のストアアクセス
での比較回路３６．３７のチェックが行われることにな
る。

〔発明の効果〕

以上説明したように２本発明はｍ回目のストアアクセス
の第ｎ−１番目のストアアドレスとｍ＋　１回目のスト
アアクセスの第１番目のストアアドレスとを比較し、一
致が検出された場合に２ｍ＋１回目の第１番目のストア
アドレスとそのアドレスの下位桁で読み出された第２タ
グ部のアドレス情報とを比較する比較回路の出力結果を
強制的に不一致にすることにより、今まで１回ごとのｎ
個のストアアドレス間でのｎ−１個の比較回路による比
較結果によって無駄なバッファ無効化要求を抑止してい
た場合に比べ、より細かに無駄なバッファ無効化要求を
抑止することができるという効果がある。

臥１憩日

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明が適用される情報処理装置の一例の概略の構成図であ
る。 記号の説明：１はスカラ処理手段、２はベクトル処理手
段、３は主記憶制御手段、４は主記憶手段、５はバッフ
ァメモリ、６は第２タグ部、７はアドレスバス、８はデ
ータバス、１１は有効表示ビット、１２はストアアドレ
ス保持回路、１３〜１６はアドレスレジスタ、１７〜２
ｏは比較回路ｔ２１はＡＮＤダート、２２〜２５は第２
タグ部。 ２６〜２９は比較アドレスレジスタ、３０〜３３は読み
出しアドレスレジスタ、３４〜３７は比較回路をそれぞ
れあられしている。 １Ｊ〜＋５　／　′ＶＡＶ′Ａ７　　　　　　　　　　
　３０〜３３読出アトいスレジスタ第２図

Claims (1)

【特許請求の範囲】
1. １、主記憶手段と、該主記憶手段に対してｎ個のアクセ
   スポートから同時にｍ回に分けてデータをアクセスでき
   るベクトル処理手段と、バッファ・メモリを持ったスカ
   ラ処理手段とからなる情報処理装置において、前記バッ
   ファ・メモリのタグ部のコピーもしくはそれを包含する
   情報を持ち前記ｎ個のアクセスポートと１対１の対応を
   なすｎ個の第２タグ部と、前記アクセスポートから出力
   されるストアアドレスと一致するものが対応する第２タ
   グ部に存在するか否かを検出するｎ個のバッファ無効化
   アドレス検出回路と、第ｊ回目（ただしｊ＝１、２…ｍ
   −１）のストアアクセスの第ｉ番目（ただしｉ＝１、２
   、…ｎ−１）のアクセスポートから出されるストアアド
   レスと第ｊ回目のストアアクセスの第ｉ＋１番目のアク
   セスポートから出力されるストアアドレスとを比較する
   ｎ−１個の比較回路と、第ｊ回目のストアアクセスの第
   ｎ−１番目のストアアドレスを保持しているストアアド
   レス保持回路に保持されているストアアドレスが有効で
   あることを示す有効表示ビットが有効を表示している時
   に前記ストアアドレス保持回路の内容と第ｊ＋１回目の
   ストアアクセスの第１番目のストアアドレスとを比較す
   る１つの比較回路とを備え、第ｊ回目のストアアクセス
   の第ｉ番目のアクセスポートからのストアアドレスと第
   ｊ回目のストアアクセスの第ｉ＋１番目のアクセスポー
   トからのストアアドレスとを比較する比較回路が一致を
   出力する場合に第ｊ回目のストアアクセスの第ｉ＋１番
   目のバッファ無効化アドレス検出手段が強制的に不一致
   を出力し、前記ストアアドレス保持回路に保持されてい
   る第ｊ回目の第ｎ−１番目のストアアドレスと第ｊ＋１
   回目の第１番目のストアアドレスとを比較する比較回路
   が一致を検出する場合に第ｊ＋１回目の第１番目のバッ
   ファ無効化アドレス検出手段が強制的に不一致を出力す
   ることを特徴とする情報処理装置。