JPH052532A - キヤツシユメモリー - Google Patents

Abstract

(57)【要約】 【構成】主記憶のデータの写しを記憶するデータアレイ
３０と、アドレスデータを記憶するアドレスアレイと、
アドレスアレイの内容のコピーを持つコピーアドレスア
レイ２０と、主記憶にデータが書き込まれたときに起る
キャシュ一致処理要求により書き込まれた主記憶のアド
レスを示すアドレスデータとコピーアドレスアレイの内
容を比較し一致判定を行う検出回路４０と、検出回路で
一致を検出したときの主記憶のアドレスを示すアドレス
データを記憶するアドレスバッファ５０とを備える。プ
ロセッサの空時間を利用しアドレスバッファに記憶され
たアドレスデータで示されるアドレスの主記憶のデータ
を先のキャシュ一致処理要求時に記憶されているデータ
アレイに書き込む 【効果】キャッシュ一致処理によって無効化されたデー
タをプロセッサーの空き時間を利用して復元することに
よりキャッシュミスによるプロセッサーの性能低下を防
ぐ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリーに関
し、特に情報処理装置に使用されるキャッシュメモリー
の構成に関する。

【０００２】

【従来の技術】従来のキャッシュメモリーは、主記憶の
データの写しを記憶するデータアレイと、データアレイ
の内容と主記憶の内容とを対応づけるアドレスアレイ
と、アドレスアレイの内容のコピーを持つコピーアドレ
スアレイから構成される。

【０００３】アドレスアレイはプロセッサからの主記憶
の読みだしまたは書き込み要求時に索引され、キャッシ
ュヒットまたはキャッシュミスの判定に使われる。コピ
ーアドレスアレイはキャッシュメモリーと主記憶の内容
の不一致検出専用で、メモリバス上に他のプロセッサか
らまたは入出力（Ｉ／Ｏ）装置からの主記憶書き込み要
求が発生した場合に主記憶書き込みアドレスでコピーア
ドレスアレイを索引し、該当アドレスのデータをキャッ
シュメモリーが持っているかを調べる。

【０００４】プロセッサからの主記憶の読みだしまたは
書き込み要求に於るアドレスアレイの索引と、他のプロ
セッサまたはＩ／Ｏ装置からの主記憶書き込み時に要求
されるキャッシュ一致処理要求に於るキャッシュメモリ
ーと主記憶の内容との不一致を検出するためのコピーア
ドレスアレイの索引はおたがい非同期で行われる。

【０００５】プロセッサからの主記憶の読みだし要求に
於いてキャッシュミスと判定された場合、主記憶の読み
だしデータをキャッシュメモリーに登録するためデータ
アレイにこの読みだしデータを書き込み、アドレスアレ
イおよびコピーアドレスアレイに主記憶の読みだしに使
用したアドレスを同時に書き込む。またプロセッサから
の主記憶の書き込み要求に於いてはキャッシュヒットと
判定された場合、主記憶への書き込みデータをキャッシ
ュメモリーに登録するためデータアレイにこの主記憶へ
の書き込みデータを書き込む。

【０００６】さらにキャッシュ一致処理要求に於るコピ
ーアドレスアレイの索引に於いてキャッシュヒットと判
定された場合、主記憶の内容とキャッシュメモリーの内
容との間に不一致が生じたことを示し、アドレスアレイ
とコピーアドレスアレイの該当するアドレスを無効にす
る処理（有効ビットのリセット）が同時に行われる。

【０００７】その後この無効にされたアドレスをプロセ
ッサが読みだに来たとき、主記憶からデータを読みだし
キャッシュメモリーに登録している。

【０００８】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリーは、キャッシュ一致処理要求のアドレスが
ヒットした場合そのアドレスに対応するデータがキャッ
シュメモリーの登録単位で無効化されるため、前記アド
レスの前後のアドレスに於けるメモリーリード要求に対
してもキャッシュミスが発生しプロセッサーの性能低下
を招くことになる。

【０００９】

【課題を解決するための手段】本発明のキャッシュメモ
リーは、主記憶のデータの写しを記憶するデータアレイ
と、前記データアレイの内容と前記主記憶の内容とを対
応づけるアドレスデータを記憶するアドレスアレイと、
前記アドレスアレイの内容のコピーを持つコピーアドレ
スアレイと、前記主記憶にデータが書き込まれたときに
起るキャシュ一致処理要求により書き込まれた前記主記
憶のアドレスを示すアドレスデータと前記コピーアドレ
スアレイの内容を比較し一致判定を行う検出回路と、前
記検出回路で一致を検出したときの前記書き込まれた前
記主記憶のアドレスを示すアドレスデータを記憶するア
ドレスバッファとを備え、プロセッサの空時間を利用し
前記アドレスバッファに記憶されたアドレスデータで示
されるアドレスの前記主記憶のデータを先の前記キャシ
ュ一致処理要求時に記憶されている前記データアレイに
書き込む。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は本発明のキャッシュメモリーの一実
施例を示すブロック図である。

【００１２】本実施例のキャッシュメモリーは、図１に
示すように、アドレスレジスタ１０、コピーアドレスア
レイ２０、データアレイ３０、検出回路４０、アドレス
バッファ５０で構成されている。アドレスレジスタ１０
はキャッシュ一致アドレスを保持し、コピーアドレスア
レイ２０は信号線１０３で示されるメモリーアクセスア
ドレスの一部を記憶することにより、アドレスレジスタ
１０との間の対応を管理する。データアレイ３０はアド
レスレジスタ１０によってコピーアドレスアレイ２０の
アドレス値が決定されるのと同時に索引され、信号線３
０２上に読み出しデータが送出される。またキャッシュ
メモリーにデータを登録する際には信号線３０１を使っ
て主記憶からリードしてきたデータを書き込む。検出回
路４０はコピーアドレスアレイ２０に記憶されている内
容とアドレスレジスタ１０の内容を比較し両者が一致な
らば信号線４０１上に論理値”１”を出力する。尚、こ
の時をキャッシュヒットと呼ぶ。アドレスバッファ５０
は信号線５０１上のキャッシュ一致処理要求でキャッシ
ュヒットの時アドレスレジスタ１０の内容を記憶してお
きプロセッサーがビジーでない時つまり信号線５０２上
の論理値が”０”の時信号線５０３上にメモリーリード
アドレスを出力する。

【００１３】次に本発明に関する動作を説明する。ま
ず、信号線５０１上のキャッシュ一致処理要求が論理
値”１”の時、信号線１０１上のキャッシュ一致処理ア
ドレスがアドレスレジスタ１０に保持され、信号線１０
４によってコピーアドレスアレイ２０、信号線１０５に
よってデータアレイ３０の内容が同時に索引され、検出
回路４０によってアドレスの一致検出が行われる。ここ
で検出回路４０の出力が論理”０”の場合、キャッシュ
ミスとなり一連の動作はここで終了する。次に検出回路
４０の出力が論理”１”の場合、キャッシュヒットとな
り信号線１０４によって示されるコピーアドレスアレイ
２０の内容は無効化される。この時無効化されるコピー
アドレスアレイ２０の内容に対応するデータアレイ３０
の内容も無効となる。また信号線１０２によって無効化
されるアドレス値がアドレスバッファ５０に書き込まれ
る。アドレスバッファ５０は信号線５０２上のプロセッ
サービジー信号が論理値”０”のとき（プロセッサーの
処理に空きがある時）に信号線５０３上にメモリーリー
ドアドレスとしてアドレスバッファ５０に記憶している
内容を出力する。出力されたメモリーリードアドレスに
よって主記憶からそのアドレスに対応するデータが読み
出され信号線１０５で示されるデータアレイ３０の内容
を信号線３０１を使って書き換える。

【００１４】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリーは、キャッシュ一致処理によって無効化され
たデータをプロセッサーの空き時間を利用して復元する
ことによりキャッシュミスによるプロセッサーの性能低
下を防ぐ効果がある。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリーの一実施例を示す
ブロック図である。

【符号の説明】

１０ アドレスレジスタ ２０ コピーアドレスアレイ ３０ データアレイ ４０ 検出回路 ５０ アドレスバッファ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 主記憶のデータの写しを記憶するデータ
   アレイと、前記データアレイの内容と前記主記憶の内容
   とを対応づけるアドレスデータを記憶するアドレスアレ
   イと、前記アドレスアレイの内容のコピーを持つコピー
   アドレスアレイと、前記主記憶にデータが書き込まれた
   ときに起るキャシュ一致処理要求により書き込まれた前
   記主記憶のアドレスを示すアドレスデータと前記コピー
   アドレスアレイの内容を比較し一致判定を行う検出回路
   と、前記検出回路で一致を検出したときの前記書き込ま
   れた前記主記憶のアドレスを示すアドレスデータを記憶
   するアドレスバッファとを備え、プロセッサの空時間を
   利用し前記アドレスバッファに記憶されたアドレスデー
   タで示されるアドレスの前記主記憶のデータを先の前記
   キャシュ一致処理要求時に記憶されている前記データア
   レイに書き込むことを特徴とするキャッシュメモリー。