JPS63122174A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳトランジスタを有する半導体装置に係
り、特に、ソース・ドレイン間電界を緩和するのに好適
な半導体装置に関する。

〔従来の技術〕

ＶＬＳ　Ｈの基本デバイスとして提案されている高耐圧
トランジスタ構造として、ＬＤＤ　（ライトリ−ドープ
ト　ドレイン（Ｌｉｇｈｔｌｙ　ＤｏｐｅｄＤｒａｉｎ
））構造がある。（ＬＤＤ構造の文献：アイ・イー・イ
ー・イートランザクションオンエレクトロンデバイスイ
ズイーディ−２７第１３５９〜１３６７頁（Ｉ　Ｅ　Ｅ
　Ｅ　　Ｔｒａｎｓ、　Ｅ　１ｅｃｔｒｏｎＤｅｖｉｃ
ｅｓ、Ｅ　Ｄ−２７ｐｐ１３５９−１３６７））ＬＤＤ
構造では、ゲート電極をマスクとして半導体基板の表面
領域に不純物を導入し、ゲート電極と自己整合的に低濃
度ソース・ドレイン領域を形成する。低濃度ドレイン領
域が、電圧印加時のソース・ドレイン間の横方向の広が
り電界を緩和し、アバランシェ降伏、およびホットキャ
リア（電界からエネルギーを得て高エネルギー状態にな
ったキャリア）の発生を抑制する働きをする。

したがって、従来は、ＬＤＤ構造の電界緩和の効果を高
めるために、低濃度ドレイン領域を長く形成したり、あ
るいは低濃度ドレイン領域の不純物濃度を低下させるこ
とを行ってきた。

〔発明が解決しようとする問題点〕

ところが、低濃度ドレイン領域の不純物濃度を低くして
いくと、逆に、アバランシェ降伏によるドレイン耐圧の
低下およびホットキャリアの発生による伝達コンダクタ
ンスの低下、しきい値電圧の変動等の特性劣化が顕著と
なり、素子の信頼性が低下する。特に、ストレス時間の
初期（高電圧印加の初期）に大きな劣化が表われる。こ
れは、ＬＤＤ型ＭＯＳトランジスタの側壁スペーサ（ゲ
ート電極の側壁に形成された絶縁１１）に注入されたホ
ットキャリアに起因すると言われている。すなわち、側
壁スペーサに注入、捕獲されたホットキャリアが低濃度
ドレイン領域をピンチオフさせ。

伝達コンダクタンスの低下を引き起こす。

このように、従来のＬＤＤ型ＭＯＳトランジスタでは、
低濃度ドレイン領域の不純物濃度を厳密に制御しないと
、アバランシェ降伏によるドレイン耐圧の低下およびホ
ットキャリアによる伝達コンダクタンスの低下、しきい
値電圧の変動等が顕著となり、素子の信頼性が低下する
問題があった。

さらに、従来のＬＤＤ構造では、ゲート電極が、低濃度
ソース・ドレイン領域と重なり合う量（以下、オーバラ
ップ量と称す、）について配慮がされていなかった。

すなわち、低濃度ソース・ドレイン領域は、ゲート電極
をマスクとする不純物ドープにより、該ゲート電極と自
己整合的に形成していたので、低濃度ソース・ドレイン
領域を形成するための不純物のドーズ量が少なく、拡散
層深さが浅い場合には、チャネルへ向かう方向の横方向
拡散層の伸びも短くなり、低濃度ソース・ドレイン領域
とゲート電極とのオーバラップ量は少なくなる。

ところで１本発明者らがシミュレーションした結果、ソ
ース・ドレイン間の横方向床がり電界の強さ、および電
界の最大点位置は、上記オーバラップ量に敏感に影響を
受けることが分かった。まず、電界の強さについての結
果を第２図に示す。

低濃度ドレイン領域の長さは０．４４．　　ドレイン領
域のｎ−ドーズ量は、５Ｘ１０”／ｅ♂および１ｘ１０
”／ｃ■３の場合を示した。

ｎ−ドーズ量が５　Ｘ　１０”　／　ｃｍ”と濃度が高
いときは、低濃度ドレイン領域の空乏層幅は小さくなり
、空乏層は該領域の全域には拡がらず、ドレイン領域の
空乏化した領域のうち、ゲート絶縁膜と接する領域は、
はぼ０．２．の長さになる。したがって。

オーバーラツプ量が０．２−以上になり、上記領域を完
全にオーバーラツプすると、第２図に示すように、横方
向電界強度の最大値は小さくなる。

これに対して、ｎ−ドーズ量がＩ　ＸＩＯ”／ａｍ’と
濃度が低いときは、低濃度ドレイン領域の空乏層は、該
領域の全域に拡がる。したがって、低濃度ドレイン領域
の長さである０、４ｔ１ｍよりオーバーラツプ量が少な
く、低濃度ドレイン領域の空乏化領域のゲート絶縁膜と
接触する領域を完全にオーバーラツプしない場合には、
第２図に示すように、横方向電界強度の最大値は、大き
くなり、該領域の全てをゲート電極でオーバラップすれ
ば横方向電界の強度は小さくなる。

また、本発明者らのシミュレーションによれば。

ドレイン領域の空乏化領域のゲート絶縁膜と接する領域
を全てゲート電極でオーバラップすると、電界強度の最
大点は、基板の深部に位置するようになる。第３図は、
ゲート電極およびドレイン領域のオーバーラツプ量と、
横方向電界強度の最大点の基板表面からの深さとの関係
を示す図である。

例えば第３図に示すように、ｎ−ドーズ量がｌＸｌ０”
／ｃ♂の場合、上記オーバラップ量を、０．１−以上に
すると、電界強度の最大点は、基板表面から約０．０５
ＩＩｍ（５０ｎｍ）の深さに位置するようになり、基板
の表面近傍ではなくなる。

これに対して、オーバーラツプ量が０．１ｔｍ以下にな
ると、電界強度の最大点は基板の表面近傍になる。なお
、ｎ−ドーズ量がＩ　ＸＩＯ”／（！ｌ”の場合でも、
ゲート電極を高濃度ドレイン領域に到るまでオーバーラ
ツプさせると、電界強度の最大点を基板の内部に位置さ
せることができる。

以上述べたように、ゲート電極とドレイン領域とのオー
バラップ量は、横方向電界を緩和するためのキーファク
ターの１つである。しかし、従来技術では、低濃度ドレ
イン領域とゲート電極とのオーバラップ量は、自己整合
プロセスを用いているため任意に変えることができない
、特に、低濃度ドレイン領域の不純物濃度が低い場合に
は、不純物の横方向の拡散幅が少ないので、ゲート電極
とドレイン領域とのオーバラップ量は小さくなる。

一方、不純物濃度が低い場合、ドレイン領域の空乏層幅
は大きくなる。結果として、横方向電界強度は、むしろ
大きくなるという問題が生じる。たとえオーバラップ量
を増すために熱処理により拡散層（低濃度ドレイン領域
）を伸ばしても、拡散により不純物濃度はますます低く
なるので、逆に空乏層幅は大きくなり、ゲート電極によ
って低濃度ドレイン領域のゲート絶縁膜と接する空乏層
領域をオーバラップさせることはできない。

以上説明したように、ソース・ドレイン領域を従来技術
のように、自己整合プロセスだけで形成するのでは、ゲ
ート電極とのオーバラップ量を最適化して電界緩和を行
うことはできない。

本発明の目的は、ゲート電極とソース・ドレイン領域と
のオーバラップ量を最適に制御することにより、ソース
・ドレイン間の横方向の広がり電界を緩和し、アバラン
シェ降伏、およびホットキャリアの発生を抑制し、した
がって、高耐圧化および高速化できる半導体装置および
その製造方法を提供することにある。

また、本発明の他の目的は、上記オーバーラツプ量を任
意に制御することができる半導体装置およびその製造方
法を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明の半導体装置は、半
導体基板上にゲート絶縁膜を介して設けたゲート電極と
、上記ゲート電極の両側の上記半導体基板の表面領域に
設けたソース・ドレイン領域を少なくとも有する半導体
装置において、上記ソース・ドレイン領域の空乏化領域
のうち、少なくとも上記ゲート絶縁膜と接触する領域が
、上記ゲート電極によって覆われている（オーバーラツ
プされている）ことを特徴とする。

また、このような構成の半導体装置を製造するための１
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を介して第１のゲート電極を形成する工程と、上記第
１のゲート電極の側壁に第２のゲート電極を形成する工
程と、上記ゲート電極の両側の上記半導体基板の表面領
域に不純物をドープしてソース・ドレイン領域を形成す
る工程とを具備することを特徴とする。

本発明の特徴の１つは、第１のゲート電極と。

第２のゲート電極とが電気的に接続され、等電位になる
ことである。

上記ドレイン領域の空乏化領域の、上記ゲート絶縁膜と
接触する領域を有効にオーバーラツプさせるための第２
のゲート電極を第１のゲート電極の側壁に形成する一つ
の実施態様においては、従来のＬＤＤ型ＭＯＳトランジ
スタの製造工程において、ゲート電極の側壁段差部を利
用して、ゲート電極の側壁に絶縁膜（側壁スペーサ）を
形成するのと類似の工程を用いて形成する。

すなわち、第１のゲート電極上に全面に第２のゲート電
極を形成すべき導電性膜をＣＶＤ法により堆積した後、
全面を異方性ドライエツチングすることにより１段差を
有する第１のゲート電極側壁に上記導電性膜を残存させ
る。したがって、第２ゲート電極は、第１ゲート電極と
自己整合的に形成される。もちろん、第１ゲート電極と
第２ゲート電極とは電気的にも接続しており、ともに等
電位になる。

その後、第２ゲート電極の側壁にスペーサ用の絶縁膜を
形成する。側壁絶縁膜を形成するには、従来のＬＤＤ構
造で実施される側壁絶縁膜の形成方法と同様の方法、す
なわち、ＣＶＤ法および異方性エツチングにより形成す
るか、あるいは本発明の別の実施態様では、第１のゲー
ト電極の側壁に形成した第２のゲート電極の表面部分を
熱酸化　　　゛することにより形成する。

【作用〕

第１ゲート電極は、ソース・ドレイン領域間（ＬＤＤ構
造にあっては、該第１のゲート電極と自己整合的に形成
される低濃度ソース・ドレイン領域間）をオン・オフさ
′せる働きをする。つまり、第１のゲート電極が通常の
ＭＯＳトランジスタのゲート電極としての機能を果たす
。

ソース・ドレイン領域の空乏化領域のゲート絶縁膜と接
する領域をオーバーラツプするように形成する第２ゲー
ト電極は、ドレイン領域の空乏化領域にかかる横方向電
界を緩和する働きをする。

また、第２のゲート電極は、上記空乏化領域での伝達コ
ンダクタンスを高める働きもする。さらに、従来のＬＤ
Ｄ構造で問題となっていたゲート電極側壁の絶縁膜への
ホットキャリア注入を防止し。

かつ低濃度ドレイン領域の基板表面近傍の電位を第２の
ゲート電極によって制御できるので、ＬＤＤ固有に見ら
れるホットキャリアによる特性劣化、つまり捕獲された
ホットキャリアによる低濃度ソース・ドレインのピンチ
オフ現象を抑制できる。

さて、このようにゲート電極によって、ドレイン領域の
ゲート絶縁膜と接する空乏化領域をオーバラップさせる
と上記の作用が得られるが、このオーバラップ量が大き
くなると、逆にゲートとソース・ドレイン間の寄生容量
が大きくなる問題が生じる。しかし１本発明ではこの問
題をも解決できる。すなわち、寄生容量を極力小さくす
るために、それぞれ独立に制御可能な、第２のゲート電
極の長さくつまり、第２のゲート電極用の導電性膜の堆
積量および該導電性膜のオーバエッチ量）。

あるいは第２のゲート電極の側壁に形成するスペーサ用
絶縁膜の厚さくつまり、該絶縁膜の堆積量および該絶縁
膜のオーバーエッチ量、もしくは第２のゲート電極の酸
化量）の制御によって、上記ゲート電極とソース・ドレ
イン領域のオーバーラツプ量および寄生容量を最適化で
きる。

以上の作用により高耐圧・高信頼度でかつ高速な微細Ｍ
ＯＳトランジスタが実現できる。

〔実施例〕

実施例　１ 第１図は、本発明の第１の実施例のＭＯＳトランジスタ
の断面図である。

図において、８はｐ型Ｓｉ基板、１は第１のゲート電極
、２はゲート酸化膜、３はｎ型低濃度ソース・ドレイン
領域、４はｎ型高濃度ソース・ドレイン領域、５は第１
のゲート電極１の上部に形成された絶縁膜、６は第１の
ゲート電極１の側壁に形成された第２のゲート電極、７
は第２のゲート電極２の側壁に形成された絶縁膜（側壁
スペーサ）である。

本実施例では、低濃度ドレイン領域３の電圧印加時に生
じる空乏化領域の、ゲート絶縁膜２と接触する領域が、
第２のゲート電１４６によってオーバーラップするよう
に形成されている。したがって、第２図を用いて説明し
たように、ソース・ドレイン間の横方向広がり電界強度
は、小さくなり、ソース・ドレイン間の電界を緩和する
ことができ。

アバランシェ降伏を抑制し、またホットキャリアの発生
を抑制すると共に、ホットキャリアのゲート電極以外へ
の注入を防止できる。したがって。

アバランシェ降伏によるドレイン耐圧の低下、しきい値
電圧の変動等の特性劣化を防止し、素子の信頼性を向上
できる。

また、第３図を用いて説明したように、横方向広がり電
界強度の最大点は基板の内部に位置するようになる。こ
のため、ドレインの深部で発生したホットキャリアは、
ゲート酸化膜２へ注入されにくくなるし、また、たとえ
ホットキャリアがゲート酸化膜２に注入され、捕獲され
たとしても捕獲箇所はゲート電極の下に存在するため、
捕獲電荷による低濃度ドレイン領域３のピンチオフ現象
を抑制し、伝達コンダクタンスの低下が防止できる。

さらに、本実施例によると、低濃度ドレイン領域３の空
乏化した領域において、該領域をゲート電極によってオ
ーバラップしたことによる基板表面への電荷誘起が生じ
、伝達コンダクタンスは大きくなるという効果も派生す
る。

次に、本実施例のＬＤＤ型ＭＯＳトランジスタの製造方
法について説明する。

まず、ｐ型Ｓｉ基板８上に薄いゲート酸化膜２を形成し
た後に、該ゲート酸化膜２上にＣＶＤ法により導電性の
第１のゲート電極１と、その上部にＳ　ｉｏ、膜、Ｓｉ
、Ｎ４膜等から成る絶縁膜５を形成する。この第１のゲ
ート電極１は、導電性不純物をドープした多結晶Ｓｉ、
あるい′はシリサイド。

タングステン（Ｗ）、アルミニウム（荊）等の金属、ま
たはこれらの膜の複合膜であってもよい。

次に、第１のゲート電極１および絶縁膜５をマスクとし
て、ｐ型Ｓｉ基板８にｎ型不純物をドープして該第１の
ゲート電極１と自己整合的にｎ型低濃度ソース・ドレイ
ン領域３を形成する０次いで、導電性不純物を高濃度に
ドープした多結晶Ｓｉ、シリサイド等の導電性膜を全面
に堆積する。

この後、該導電性膜を異方性エツチングして、第１のゲ
ート電極１の側壁のみに第２のゲート電極６を残存させ
る。そこで、再び全面にＳ　ｉ　Ｏ＊　Ｉｌｌ等の絶縁
膜を堆積した後、この囚を異方性エツチングして第２の
ゲート電極６上を覆うように側壁の絶縁膜７を形成する
１次に、この状態で、再びｎ型不純物（つまり、低濃度
ソース・ドレイン領域３と同一導電型の不純物）を高濃
度にドープして、絶縁膜７と自己整合的にｎ型高濃度ソ
ース・ドレイン領域４を形成する。

この製造方法の例では、第２のゲート電極６形成用導電
性膜に不純物をドープするのに、異方性エツチングする
前に行ったが、異方性エツチングを行って第２のゲート
電極６を残存させた後、不純物をドープしてもよい。

本実施例では、第２のゲート電極ｄを用いて低濃度ソー
ス・ドレイン領域３とオーバラップさせている。また、
そのオーバラップ量は、第２のゲート電極６用の堆積膜
厚、および該導電性膜のオーバエツチング量（すなわち
、第２のゲート電極６の長さ）によって制御できる。な
お、該第２のゲート電極６の側壁の絶縁膜７の堆積膜厚
（すなわち、高濃度ソース・ドレイン領域４の形成位置
）によってオーバーラツプ量とは独立に低濃度ソース・
ドレイン領域の長さを制御できる。

この結果、低濃度ソース・ドレイン領域３間の★動的な
チャネル長を一定にした状態で、ゲート／ドレインのオ
ーバラップ量、および低濃度ソース・ドレイン領域３の
長さを各々独立に変えることができる。

したがって、通常の５ｖの電源電圧による動作時におい
て、低濃度ドレイン領域３の空乏層が十分に伸びつつも
、高濃度ドレイン領域４に達しないように、低濃度ドレ
イン領域３の長さを適正化し、その状態で低濃度ドレイ
ン領域３のゲート酸化膜２に接する空乏化領域を第２の
ゲート電極６で完全にオーバラップさせることができる
０例えば、ｎ−ドーズ量が５Ｘ１０’″／Ｃ■２の場合
、第２図に示したように、空乏層幅は約０．２ｔ１ｍに
なるので。

低濃度ドレイン領域３の長さを０．２７ａ＊以上に設定
し、かつオーバラップ量を０．２．にすることができる
。

本実施例では、実効チャネル長が一定のままで、ドレイ
ン横方向電界を緩和できるので、ドレイン耐圧を向上で
きる。しかも、ゲート／ドレインのオーバラップ量を低
濃度ドレイン領域３のゲート絶縁膜に接する空乏化領域
に限定でき、高濃度ドレイン領域４にまで到らせないよ
うにできる。このため、不必要なオーバラップによるゲ
ート／ドレインの寄生容量増加という問題も解決できる
。

なお、本実施例では、ｎチャネルＭＯＳトランジスタを
例に挙げて説明したが、ｐチャネルＭＯＳトランジスタ
の場合においても同様の効果が得られる。

実施例　２ 第４図（ａ）〜（ｃ）は、本発明の第２の実施例のＭｏ
Ｓトランジスタの製造工程断面図である。

本実施例は、第１の実施例とは、第２のゲート電極の側
壁に形成する絶縁膜の形成方法が異なる。

上記第１の実施例では、第２のゲート電極の側壁絶縁膜
をＣＶＤ法により堆積させたが、本実施例では、第１の
ゲート電極の側壁に形成した第２のゲート電極を表面部
分を酸化させることにより形成する。以下、工程順に説
明する。

まず、第４図（ａ）に示すように、Ｓｉ基Ｆｉ８上に形
成したゲート酸化膜２上に、ＣＶＤ法により第１のゲー
ト電極１および絶縁膜５を堆積する。

次に、これらの膜をホトレジスト膜をマスクとしてドラ
イエツチングし、ゲート電極の形状に加工する０次に、
第１のゲート電極１および絶縁膜５をマスクとして不純
物をドープして低濃度ソース・ドレイン領域３を該ゲー
ト酸化膜１と自己整合的に形成する。

続いて、多結晶Ｓ１膜を低圧ＣＶＤ法によりウェハ全面
に均一に堆積する。この後、該多結晶Ｓ１膜にりん（Ｐ
）、ひ素（Ａｓ）等の導電性不純物をドープする。この
後、異方性エツチングにより上記多結晶Ｓｉ膜をエツチ
ングし、第４図（ｂ）に示すように、第１のゲート電極
１の側壁にのみ第２のゲート電極６を残存させる。

次に、高濃度に不純物を含んだ多結晶ＳＬの酸化速度は
大きいという現象を利用して選択酸化を行い、第４図（
ｃ）に示すように、第２のゲート電極６の側壁に絶縁膜
（酸化膜）７を形成する０次いで、絶縁膜７と自己整合
的に高濃度ソース・ドレイン領域４を形成する。

本実施例によれば、第２のゲート電極６の側壁絶縁膜７
を膜質が均一な酸化膜によって形成でき、しかも、第４
図（ｃ）に示すごとく、第２のゲート電極６の端部での
ゲート酸化膜２の膜厚が厚くなる効果が生じる。このよ
うに、ゲート電極の端部でゲート酸化膜２の膜厚が厚く
なると、第２のゲート電極６と、高濃度ソース・ドレイ
ン領域４との間のフリンジ電界が緩和される。このため
。

ゲート端部での電界集中が緩和され、横方向電界強度を
より緩和できるという効果が生じる。

なお、上記の製造工程において、第２のゲート電極６を
第１のゲート電極１の側壁に形成した後、該電極６に高
濃度の不純物をドープしても°よい。

このとき、ドープする不純物の導電型を高濃度ソース・
ドレイン領域４の導電型と同じにすれば、高濃度ソース
・ドレイン領域４の形成を同時に行うことができる。絶
縁膜７はこの後形成する。さて、本実施例においても、
オーバーラツプ量および低濃度ドレイン領域３の長さを
任意に変えることができる。

実施例　３ 第５図は１本発明の第３の実施例のＭＯＳトランジスタ
の断面図である０本実施例は、第１図の実施例に示した
ＬＤＤ構造の代わりにＳＤ（シングルドレイン（Ｓ　ｉ
ｎｇｌａ　Ｄ　ｒａｉｎ）　）構造にした場合の実施例
である。以下の図面において、第１図と同じ符号のもの
は、第１図と同じ部分を示す。

本実施例においても、ゲート電極（１もしくは６）が、
高濃度ソース・ドレイン領域４の空乏化領域の少なくと
もゲート酸化膜２に接する領域をオーバーラツプするよ
うに形成しであるので、ソース・ドレイン間の横方向電
界を緩和でき、実施例１と同様の効果を奏することがで
きる。

実施例　４ 第６図は１本発明の第４の実施例のＭＯＳトランジスタ
の断面図である０本実施例は、第４図（ｃ）に示した実
施例のＬＤＤ構造の代わりにＳＤ構造にした場合の実施
例である。

実施例　５ 第７図は、本発明の第５の実施例のＭＯＳトランジスタ
の断面図である０本実施例は、第１図に示した実施例の
ＬＤＤ構造の代わりにＤＤＤ　（ダブル　ディフユーズ
ド　ドレイン（ＤｏｕｂｌｅＤ　１ｆｆｕｓｅｄ　Ｄ　
ｒａｉｎ））構造にした場合の実施例である０本実施例
では、緩傾斜型拡散層７１で高濃度のソース・ドレイン
拡散層４を囲むように形成しである。

実施例　６ 第８図は、本発明の第６の実施例のＭＯＳトランジスタ
の断面図である０本実施例は、第４図に示した実施例の
ＬＤＤ構造の代わりにＤＤＤ′ａ造にした場合の実施例
である。

第６図、第７図および第８図に示した実施例においても
、ソース・ドレイン領域のゲート酸化膜に接する空乏化
領域をゲート電極によってオーバーラツプすることによ
って、ソース・ドレイン間の広がり電界を緩和できる。

実施例　７ 第９図は、本発明の第７の実施例のＭＯＳトランジスタ
の断面図である。第７図、第８図の実施例のＤＤＤ構造
においては、高濃度ソース・ドレイン領域４を第１のゲ
ート電極１をマスクとして不純物をドープすることによ
り、高濃度ソース・ドレイン領域４を第１のゲート電極
１と自己整合的に形成したが、本実施例では、高濃度の
ソース・ドレイン領域４を、第２のゲート電極６をマス
クとする不純物ドープにより第２のゲート電極６と自己
整合的に形成した場合の実施例である０本実施例によれ
ば、緩傾斜型拡散層７１の領域に広がる空乏層はゲート
電極によって完全にオーバーラツプされるため、この効
果により電界の緩和が図れると共に、緩傾斜型拡散層７
１の長さが長くなるので、該領域での電界緩和はより一
層顕著になる。

実施例　８ 第１０図は１本発明の第８の実施例のＭＯＳトランジス
タの断面図である。第８図の実施例の構造で、高濃度の
ソース・ドレイン領域４を第２のゲート電極６の側壁酸
化膜７と自己整合的に形成した場合の実施例である０本
実施例によれば、ゲート電極は緩傾斜型拡散層フ１を完
全にオーバーラツプしており、また、緩傾斜型拡散層７
１が実施例７よりも長くなるので、ソース・ドレイン間
の広がり電界を緩和できる。

実施例　９ 第１１図は１本発明の第９の実施例のＭＯＳトランジス
タの断面図である０本実施例は、高濃度ソース・ドレイ
ン領域４を、ゲート酸化膜２が形成されたＳｉ基板８の
表面より深部に形成したＬＤＤ構造の場合で、ゲート電
極を、低濃度ソース・ドレイン領域３と高濃度ソース・
ドレイン領域４とが接合する位置までオーバーラツプさ
せた場合の実施例である。

本実施例によれば、第２のゲート電極６が低濃度ソース
・ドレイン領域３のゲート酸化膜２に接する空乏化領域
を完全にオーバラップしているため、ソース・ドレイン
間の広がり電界が緩和される。さらに、この効果に加え
て、高濃度ソース・ドレイン領域４が基板深部に在るの
で、動作時における電流路を、基板の深部に位置させる
ことができる。したがって、ゲート酸化膜２や、側壁絶
縁膜７に捕獲されたホットキャリアの影響を受けにくく
なると共に、電位の高い高濃度ソース・ドレイン領域４
が基板の深部に在るので、横方向電界強度の最大点も基
板深部に位置するようになるので、電界の緩和がより顕
著になる。

実施例　１０ 第１２図は、本発明の第１０の実施例のＭＯＳトランジ
スタの断面図である０本実施例は、第１１図の実施例に
おいて、第２のゲート電極６の側壁酸化膜７を第４図の
実施例に示した方法、すなわち、第２のゲート電極６の
表面部分の酸化により形成した場合の実施例である０本
実施例によっても、第１１図の実施例と同様の効果が得
られる。

実施例　１１ 第１３図（ａ）〜（ｃ）は、本発明の第１１の実施例の
ＭＯＳトランジスタを示す工程断面図である。

本実施例のＭＯＳトランジスタの製造方法を説明する。

まず、第１３図（ａ）に示すように、ｎ型あるいはｎ型
の不純物をドープしたＳｉ基板８の表面にゲート酸化膜
２を形成する。この上に、第１のゲート電極を形成する
ために、導電性不純物を高濃度にドープした多結晶５ｉ
ｌｊＪ、あるいはシリサイド膜、Ｗ等の金属膜、または
これらの膜の複合膜を堆積させる１次いで、該導電性膜
の上に絶縁膜５を堆積させた後、ホトエツチング法によ
り上記導電性膜および絶縁膜５をパターニングし、第１
のゲート電極１１を形成する。ただし、このとき。

第１３図（ａ）に示すように、ａで示した膜厚分だけ上
記導電性膜を残存させる。　　′ 次に、第１のゲート電極１１および絶縁膜５をマスクと
して、Ｓｉ基板８の表面領域に該基板８とは異なる導電
型、すなわちｎ型不純物をイオン打込みして低濃度ソー
ス・ドレイン領域３を形成する。ここで、イオン打込み
のエネルギーは、膜厚ａの膜を通り抜けてＳｉ基板８に
注入されるだけの値に適正化する。なお、膜厚ａを残す
ことにより第１のゲート電極１１をパターニングするた
めのエツチング加工時に、ゲート酸化膜２および８１基
板８にダメージが与えられるのを防止できる。

しかし、一方、膜厚ａが大きくなると、イオン打込みの
際イオンが注入されず、低濃度ソース・ドレイン領域の
形成が困難になり、また、後の工程で膜厚ａの部分をエ
ツチング加工したときの垂直段差が大きくなるという問
題が生じる。そこで、膜厚ａは２０〜５０ｎ陶程度が良
い。

次に、第１３図（ｂ）に示すように、第２のゲート電極
を形成するための導電性膜６０を全面に堆積する。該層
は導電性不純物をドープした多結晶Ｓ１膜、あるいはシ
リサイド膜、Ｗ等の金属膜、またはこれらの膜の複合膜
によって形成する。したがって、第１のゲート電極１１
と同じ材料でも、異なる材料でもよい。

この後、第１３図（Ｑ）に示すように、導電性膜６０を
異方性エツチングすることにより、第２のゲート電極６
を第１のゲート電極１１の側壁に残すように加工する０
次に、第２のゲート電極６をマスクとして膜厚ａの残存
膜をエツチングする。もちろん、第２のゲート電極６を
オーバエツチングしながら、膜厚ａの残存膜をエツチン
グしてもよい。

続いて、第２のゲート電極６および第１のゲｉト電極１
１の膜厚８部分の側壁に、絶縁膜７を形成する０次いで
、低濃度ソース・ドレイン領域３と同−導電型、すなわ
ちｎ型の高濃度ソース・ドレイン領域４を、絶縁１１７
に自己整合的に形成する。

本実施例によれば、上記の実施例と同様な効果が得られ
、加えて第１のゲート電極のエツチング加工に伴うゲー
ト酸化膜２およびＳｉ基板８へのダメージが除去できる
。しかも、膜厚ａの残存膜が薄いことにより、膜厚８部
分をエツチングした第１３図（ｅ）の状態で、ゲート側
壁部に生じる垂直段差がなく、ゆるやかな勾配になる。

もし垂直段差が大きくなると、後の多層配線工程で該段
差部でのエツチング残液が生じるという問題が起きる。

したがって、本実施例はこの問題に対しても対処してい
る。

なお１以上の説明では、空乏層幅と不純物濃度との係わ
りを重点に置いて説明してきたが、衆知のように、空乏
層幅は、不純物濃度の他に、電源電圧によっても変わる
。したがって、実際のＬＳＩに適用しようとする電源電
圧および低濃度ドレイン領域の不純物濃度とを考慮して
、低濃度ドレイン領域の空乏層幅を明らかにし、ゲート
絶縁膜に接する空乏層領域を完全にオーバーラツプすれ
ばよい。

〔発明の効果〕

本発明によれば、ドレイン領域の少なくともゲート絶縁
膜に接する空乏化領域を、ゲート電極でオーバラップさ
せることができるので、ソース・ドレイン間の横方向電
界を緩和することができる。

しかも、ゲート電極と、ドレイン領域とのオーバラップ
量を任意に制御でき、上記空乏化領域に限定できるので
、オーバラップ量が不必要に大きくなって寄生容量が増
大するという問題は避けることができる。また、本発明
を、ＬＤＤ型ＭｏＳトランジスタに適用した場合、低濃
度ソース・ドレイン領域間の実効的なチャネル長を一定
にした状態で、上記オーバラップ量と、低濃度ドレイン
領域の長さをそれぞれ独立に変えることができる。

この結果、電界強度を７０％から５０％程度に緩和する
ことができ、アバランシェ降伏を防止し、高耐圧なサブ
ミクロンデバイスの実現が可能となる。

加えて寄生容量を極力抑え、かつ上記空乏化領域をゲー
ト電極でオーバラップさせたことにより、伝達コンダク
タンスを従来型ＬＤＤの場合の約２倍径度に増大でき、
高速なデバイスを実現できる。

また１本発明の構造により横方向の電界強度の最大点が
ゲート電極の内側で、かつ基板の内部に位置するように
なり、ドレインで発生したホトキャリアは、ゲート絶縁
膜に注入しにくくなるので、ホットキャリアの発生によ
る特性劣化を抑制する効果もあり、従来型ＬＤＤに比べ
て伝達コンダクタンスの劣化を、１／１Ｇから１／１０
０程度にすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＭＯＳトランジスタの
断面図、第２図はゲート／ドレインのオーバラップ量と
横方向電界強度との関係を示す図、第３図はゲート／ド
レインのオーバラップ量と最大電界強度の発生点の位置
との関係を示す図、第４図（ａ）〜（ｃ）は本発明の第
２のＭＯＳトランジスタの製造工程断面図、第５図〜第
１２図は本発明の第３〜第１０の実施例のＭＯＳトラン
ジスタの断面図、第１３図（ａ）〜（Ｑ）は本発明の第
１１の実施例のＭＯＳトランジスタの製造工程断面図で
ある。 １．１１・・・第１のゲート電極 ２・・・ゲート絶縁膜 ３・・・低濃度ソース・ドレイン領域 ４・・・高濃度ソース・ドレイン領域 ６・・・第２のゲート電極 ７・・・絶縁膜　　　　　　８・・・Ｓｉ基板代理人弁
理士　　中　村　純之助 第１図 第２図 第３図 ゲートノドしイソのオーバつ−ノブ量（μｍ）第６図 第６図 ７１：暖噛ｆＦ！ソース・ドし４ソ鎖工五第１０図 第１２図 ８：シリコン丞炊

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上にゲート絶縁膜を介して設けたゲート
   電極と、上記ゲート電極の両側の上記半導体基板の表面
   領域に設けたソース・ドレイン領域を少なくとも有する
   半導体装置において、少なくとも上記ソース・ドレイン
   領域の空乏化領域のうち、少なくとも上記ゲート絶縁膜
   と接触する領域が、上記ゲート電極によって覆われてい
   ることを特徴とする半導体装置。 ２、上記ソース・ドレイン領域のうち少なくともドレイ
   ン領域が、上記ゲート電極から離れる方向に低濃度領域
   と高濃度領域とから成っていることを特徴とする特許請
   求の範囲第１項記載の半導体装置。 ３、半導体基板上に絶縁膜を介して第１のゲート電極を
   形成する工程と、上記第１のゲート電極の側壁に第２の
   ゲート電極を形成する工程と、上記ゲート電極の両側の
   上記半導体基板の表面領域に不純物をドープしてソース
   ・ドレイン領域を形成する工程とを具備することを特徴
   とする半導体装置の製造方法。 ４、上記第２のゲート電極を形成するのに、該電極形成
   用の導電性膜を全面に堆積した後、異方性エッチングを
   行うことにより、上記第１のゲート電極の側壁に上記第
   ２のゲート電極を残存させて形成することを特徴とする
   特許請求の範囲第３項記載の半導体装置の製造方法。 ５、上記第２のゲート電極の側壁にＣＶＤ法もしくは熱
   酸化法を用いて絶縁膜を形成する工程を具備することを
   特徴とする特許請求の範囲第３項記載の半導体装置の製
   造方法。 ６、上記第１のゲート電極を膜厚の厚い部分と薄い部分
   とで構成し、該第１のゲート電極の薄い部分の上部で、
   かつ厚い部分の側壁に第２ゲート電極を設けることを特
   徴とする特許請求の範囲第３項記載の半導体装置の製造
   方法。 ７、上記第１のゲート電極をマスクとする不純物ドープ
   により低濃度ソース・ドレイン領域を形成した後、上記
   第２のゲート電極を形成し、次に、該第２のゲート電極
   の側壁に絶縁膜を形成し、該絶縁膜をマスクとする不純
   物ドープにより高濃度ソース・ドレイン領域を形成する
   ことを特徴とする特許請求の範囲第３項記載の半導体装
   置の製造方法。