JPS6055665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6055665A JPS6055665A JP58163668A JP16366883A JPS6055665A JP S6055665 A JPS6055665 A JP S6055665A JP 58163668 A JP58163668 A JP 58163668A JP 16366883 A JP16366883 A JP 16366883A JP S6055665 A JPS6055665 A JP S6055665A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- oxide film
- gate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法の改良に関する。
周知の如く、半導体装置例えばＭＯ８型トランジスタに
おいては、素子の微細化、高速化及び高密度化傾向には
めざましいものがあり、これはプロセスにおけるＰＥＰ
技術の進歩、浅い接合を形成できるイオン打込技術及び
低温プロセスによるところが大きい。
おいては、素子の微細化、高速化及び高密度化傾向には
めざましいものがあり、これはプロセスにおけるＰＥＰ
技術の進歩、浅い接合を形成できるイオン打込技術及び
低温プロセスによるところが大きい。
特に、ＭＯ８型トランジスタのゲート幅は、近年３μｍ
から２μｍへと微細化されており、素子の高速化、高密
度化に寄与している。しかしながら、ゲート幅が２μｍ
以下程度になると、いわゆるショートチャネル効果及び
バンチスルー等の不都合な問題が顕在化している。
から２μｍへと微細化されており、素子の高速化、高密
度化に寄与している。しかしながら、ゲート幅が２μｍ
以下程度になると、いわゆるショートチャネル効果及び
バンチスルー等の不都合な問題が顕在化している。
従来、ＭＯ８型トランジスタとして社、例えば第１図に
示すものが知られている。図中の１はＰ型の半導体基板
でおる。この基板１表面には、Ｎ型のソース、ドレイン
領域２，３が形成されている。同基板１上にはフィール
ド酸化膜４が形成されており、このフィールド酸化膜４
で囲まれた前記基板１の素子領域５上にはゲート絶縁膜
６を介してゲート電極７が形成されている。こうした第
１図のＭＯ８型トランジスタによれば、ソース、ドレイ
ン領域２，３の形成Ｖｒ、ハ、一般にセルファジインで
形成するプロセスが用いられるため、ゲート電極７とソ
ース、ドレイン領域２，３間はマスク合せの必要がなく
、素子の微細化に有利でおる。しかしながら、ソース、
ドレイン領域２，３は最終的に０．５〜１．５μｍの拡
散深度となり、横方向への拡散も等方的に考えると、ソ
ース、ドレイン領域２，３にゲート１１極７下の基板１
に侵入して形成される。その結果、実効チャネルは設計
チャネルよりも短くなり、しきい値が所定の値よりも低
くなる、いわゆるショートチャネル効果を生じる。
示すものが知られている。図中の１はＰ型の半導体基板
でおる。この基板１表面には、Ｎ型のソース、ドレイン
領域２，３が形成されている。同基板１上にはフィール
ド酸化膜４が形成されており、このフィールド酸化膜４
で囲まれた前記基板１の素子領域５上にはゲート絶縁膜
６を介してゲート電極７が形成されている。こうした第
１図のＭＯ８型トランジスタによれば、ソース、ドレイ
ン領域２，３の形成Ｖｒ、ハ、一般にセルファジインで
形成するプロセスが用いられるため、ゲート電極７とソ
ース、ドレイン領域２，３間はマスク合せの必要がなく
、素子の微細化に有利でおる。しかしながら、ソース、
ドレイン領域２，３は最終的に０．５〜１．５μｍの拡
散深度となり、横方向への拡散も等方的に考えると、ソ
ース、ドレイン領域２，３にゲート１１極７下の基板１
に侵入して形成される。その結果、実効チャネルは設計
チャネルよりも短くなり、しきい値が所定の値よりも低
くなる、いわゆるショートチャネル効果を生じる。
ま友、このように実効チャネルが短くなると、ソース、
ドレイン領域２，３の空乏層がつなが９、パンチスルー
してしまい、素子の耐圧が劣化する。
ドレイン領域２，３の空乏層がつなが９、パンチスルー
してしまい、素子の耐圧が劣化する。
しかるに、前述したショートチャネル効果、パンチスル
ー現象を抑制する最も有効な手段は、ソース、ドレイン
領域の拡散深度を浅くして実効チャネル長の短縮を防止
すればよい。しかしながら、拡散層の深さを全体的に浅
くすると、拡散層の抵抗が高くなり、回路動作上の問題
が発生する。このようなことから、最近、以下に示すＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯ８型トランジスタが提案されている。次
に、このトランジスタの製造法を第２図（ａ）〜（ｅ）
を参照して説明する。
ー現象を抑制する最も有効な手段は、ソース、ドレイン
領域の拡散深度を浅くして実効チャネル長の短縮を防止
すればよい。しかしながら、拡散層の深さを全体的に浅
くすると、拡散層の抵抗が高くなり、回路動作上の問題
が発生する。このようなことから、最近、以下に示すＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯ８型トランジスタが提案されている。次
に、このトランジスタの製造法を第２図（ａ）〜（ｅ）
を参照して説明する。
まず、周知の技術により、Ｐ型の半導体基板１上にフィ
ールド酸化膜４を形成した後、このフィールド酸化膜４
で囲まれた基板１の素子領域５上にゲート絶縁膜６を介
してゲート電極７ ′を形成する。つづいて、このゲー
ト電極７等をマスクとして例えば砒素をドーズ′！ｊｋ
１０ 偏でイオン注入し、浅いＮ型の不純物層１１．．
１１゜を形成する（第２図（ａ）図示）。次いで、全面
にＣＶＤ ５ｉｎ２膜１２ ’ｌ形成Ｔル（ｔＪｆ、
２ 図（ｂ）図示）。
ールド酸化膜４を形成した後、このフィールド酸化膜４
で囲まれた基板１の素子領域５上にゲート絶縁膜６を介
してゲート電極７ ′を形成する。つづいて、このゲー
ト電極７等をマスクとして例えば砒素をドーズ′！ｊｋ
１０ 偏でイオン注入し、浅いＮ型の不純物層１１．．
１１゜を形成する（第２図（ａ）図示）。次いで、全面
にＣＶＤ ５ｉｎ２膜１２ ’ｌ形成Ｔル（ｔＪｆ、
２ 図（ｂ）図示）。
なお、ＣＶＤ ５ｉＱｉ膜の代りにＳ ｉ ｓ Ｎ４膜
を用いてもよい。更に、前記ＣＶＤ５ｉＯ＊膜１２を反
応性イオンエツチング（ＲＩＥ）法でエツチングし、ゲ
ート電極７、ゲート絶縁膜６及びフィールド酸化膜４の
側壁にのみｃｖｐｓｉｏ、膜１２／を残存させる（第２
図＜ｃ）図示）。この後、例えは砒素ｔドーズ１ｌｔ２
〜３ｘ１０Ｉｓｍ１テ再度イオン注入することによって
深いＮ型の不純物層１３．。
を用いてもよい。更に、前記ＣＶＤ５ｉＯ＊膜１２を反
応性イオンエツチング（ＲＩＥ）法でエツチングし、ゲ
ート電極７、ゲート絶縁膜６及びフィールド酸化膜４の
側壁にのみｃｖｐｓｉｏ、膜１２／を残存させる（第２
図＜ｃ）図示）。この後、例えは砒素ｔドーズ１ｌｔ２
〜３ｘ１０Ｉｓｍ１テ再度イオン注入することによって
深いＮ型の不純物層１３．。
１３２を形成する。その結果、不純物層１１．。
１３１によりＮ型のソース領域１４が形成され、かつ不
純物層１１＊ １１３ＭによりＮ型のドレイン領域１５
が形成される（第２図（ｄ）図示）。
純物層１１＊ １１３ＭによりＮ型のドレイン領域１５
が形成される（第２図（ｄ）図示）。
しかる後、前記残存ｃｖｎｓｔｏｔ膜１２′を除去しテ
ＭＯ５ｆｆｌ ）ランジスタを製造する（第２図（ｅ）
図ボ）。ナオ、前記残存ＣＶＤ ８１０２ｇ ７２’は
必ずしも除去する必＊はない。また、前記製造方法では
浅いＮ型の不純物層１１．．１１２を先に形成したが、
逆にゲート電極７、ゲート絶縁膜６及びフィールド酸化
膜４の側壁に残存ＣＶＤ５ＩＯ，膜１２′を残して先に
深いＮ型の不純物＋＠１３１，１３．を形成し、しかる
後残存ＣＶＤ５ｉＯ，膜１２′を除去して深いＮ型の不
純物層７３．、ＪＪ、を形成してもよい。しかしながら
、前述の如く製造される第２図（ｅ）のＭＯ８型トラン
ジスタによれば、ショートチャネル効果及びパンチスル
ーな改善できるものの、深さの異なる不純物層を形成す
るために２度のイオン打込を必要とし、第１図のＭＯ８
型トランジスタと比べてプロセスが複雑となり、コスト
高を招く。
ＭＯ５ｆｆｌ ）ランジスタを製造する（第２図（ｅ）
図ボ）。ナオ、前記残存ＣＶＤ ８１０２ｇ ７２’は
必ずしも除去する必＊はない。また、前記製造方法では
浅いＮ型の不純物層１１．．１１２を先に形成したが、
逆にゲート電極７、ゲート絶縁膜６及びフィールド酸化
膜４の側壁に残存ＣＶＤ５ＩＯ，膜１２′を残して先に
深いＮ型の不純物＋＠１３１，１３．を形成し、しかる
後残存ＣＶＤ５ｉＯ，膜１２′を除去して深いＮ型の不
純物層７３．、ＪＪ、を形成してもよい。しかしながら
、前述の如く製造される第２図（ｅ）のＭＯ８型トラン
ジスタによれば、ショートチャネル効果及びパンチスル
ーな改善できるものの、深さの異なる不純物層を形成す
るために２度のイオン打込を必要とし、第１図のＭＯ８
型トランジスタと比べてプロセスが複雑となり、コスト
高を招く。
本発明は、上記事情に鑑みてなされたもので、ショート
チャネル効果、パンチスルー現象を抑制するとともに、
プロセスを簡略化してコスト低減をなし得る半導体装置
の製造方法を提供することを目的とするものでおる。
チャネル効果、パンチスルー現象を抑制するとともに、
プロセスを簡略化してコスト低減をなし得る半導体装置
の製造方法を提供することを目的とするものでおる。
本発明は、第１導電型の半導体基板の素子領域上に絶縁
膜を介してゲート電極材料層を堆積した後、このゲート
電極材料層上にマスク材を形成し、しかる後このマスク
材を用いてゲート電極材料層を選択的に除去し、ゲート
電極を形成し、更に同マスク材を用いて絶縁膜を反応性
イオンエツチングによｐ選択的に除去しゲート絶縁膜を
形成し、つづいてマスク材を除去後イオン注入を施すこ
とによって、例えばＬＤＤ構造のＭＯＢ型トランジスタ
を形成し、ショートチャネル効果、パンチスルー現象を
抑制するとともに、コスト低減化を図ったことを骨子と
する。
膜を介してゲート電極材料層を堆積した後、このゲート
電極材料層上にマスク材を形成し、しかる後このマスク
材を用いてゲート電極材料層を選択的に除去し、ゲート
電極を形成し、更に同マスク材を用いて絶縁膜を反応性
イオンエツチングによｐ選択的に除去しゲート絶縁膜を
形成し、つづいてマスク材を除去後イオン注入を施すこ
とによって、例えばＬＤＤ構造のＭＯＢ型トランジスタ
を形成し、ショートチャネル効果、パンチスルー現象を
抑制するとともに、コスト低減化を図ったことを骨子と
する。
以下、本発明をＬ Ｄ Ｄ構造を有したＭＯ８型トラン
ジスタに適用した場合について第３図（ａ）〜（ｄ）を
参照して説明する。
ジスタに適用した場合について第３図（ａ）〜（ｄ）を
参照して説明する。
〔１〕 まず、半導体基板としてのＰＭのＳｉ基板２ノ
土にフィールド酸化膜２２を形成した後、このフィール
ド酸化膜２２で囲まれた基板２１上に酸化膜２３を形成
した。つづいて、全面にケート電極材料層としてのリン
ドープ多結晶シリコン層２４を形成した（第３図（ａ）
図示鬼次いで、この多結晶シリコン層２４上にレジスト
パターン２５を形成した。更に、このレジストパターン
２６をマスクとしてリンドープ多結晶シリコン層２４を
化学ドライエツチング（ＣＤＩ）法で選択的にエツチン
グ除去μゲート電極２６を形成した（第３図（ｂ）図示
）。
土にフィールド酸化膜２２を形成した後、このフィール
ド酸化膜２２で囲まれた基板２１上に酸化膜２３を形成
した。つづいて、全面にケート電極材料層としてのリン
ドープ多結晶シリコン層２４を形成した（第３図（ａ）
図示鬼次いで、この多結晶シリコン層２４上にレジスト
パターン２５を形成した。更に、このレジストパターン
２６をマスクとしてリンドープ多結晶シリコン層２４を
化学ドライエツチング（ＣＤＩ）法で選択的にエツチン
グ除去μゲート電極２６を形成した（第３図（ｂ）図示
）。
なお、同図（ｂ）において、リンドープ多結晶シリコン
層２４のサイドエッチ量ｄｏ、リンドープ多結晶シリコ
ン層２４の膜厚とほぼ同じ厚さにした。ここで、サイド
エッチ量ｄｉ、ＣＤＥ法によるエツチング量をませば大
きくなり、逆に途中までＲＩＥ法でエツチングし、残シ
をＣＤＥ法でエツチングすれば小さくなシ、適宜調整す
ることが可能である。
層２４のサイドエッチ量ｄｏ、リンドープ多結晶シリコ
ン層２４の膜厚とほぼ同じ厚さにした。ここで、サイド
エッチ量ｄｉ、ＣＤＥ法によるエツチング量をませば大
きくなり、逆に途中までＲＩＥ法でエツチングし、残シ
をＣＤＥ法でエツチングすれば小さくなシ、適宜調整す
ることが可能である。
叩 次に、前記レジストパターン２５をマスクとして前
記酸化膜２３をＲＩＥにて選択的にエツチング除去し、
ゲート絶縁膜２６を形成した。つづいて、レジストパタ
ーン２５を除去し７ｊ（第３図（ｃ）図示）。次いで、
前記ゲート電極２６、ゲート絶縁膜２７及びフィールド
酸化膜２２をマスクとして基板２１に例えば砒素をイオ
ン注し、熱処理を施した。この結果、ゲート電極２６近
傍が低濃度で浅く、かつ遠ざかる部分が高濃度で深いＮ
型のソース、ドレイン領域２８．１１９が自己整合的に
形成され、ＭＯ８ｍ）ランジスタが形成された（第３図
（ｄ）図示）。
記酸化膜２３をＲＩＥにて選択的にエツチング除去し、
ゲート絶縁膜２６を形成した。つづいて、レジストパタ
ーン２５を除去し７ｊ（第３図（ｃ）図示）。次いで、
前記ゲート電極２６、ゲート絶縁膜２７及びフィールド
酸化膜２２をマスクとして基板２１に例えば砒素をイオ
ン注し、熱処理を施した。この結果、ゲート電極２６近
傍が低濃度で浅く、かつ遠ざかる部分が高濃度で深いＮ
型のソース、ドレイン領域２８．１１９が自己整合的に
形成され、ＭＯ８ｍ）ランジスタが形成された（第３図
（ｄ）図示）。
しかして、本発明によれば、第３図（ｂ）に示す如く、
レジストパターン２５をマスクとしリンドープ多結晶シ
リコン層２４をＣＤＥ法で選択的にエツチング除去し、
ゲート電極２６を形成した後、第３図（ｅ）に示す如く
、同レジストパターン２５をマスクとして酸化膜２３を
ＲＩＥにて選択的にエツチング除去し、ゲート絶縁膜２
７を形成するため、ゲート電極２６の幅はゲート絶縁膜
２７のそれと比べ狭くなる。従って、これらゲート電極
２６、ゲート絶縁Ｍ２７及びフィールド酸化膜２２をマ
スクとしてＳｔ基板２１に砒素をイオン注入することに
より、ゲート電極２６近傍が低濃度で浅くかつ遠ざかる
部分が高濃度で深いＮ型のソース、ドレイン領域２８゜
２９を自己整合的に形成でき、従来と比ベニ程を簡略化
してコスト低減を図ることができるとトモに、ショート
チャネル効果、パンチスルー現象を抑制できる。
レジストパターン２５をマスクとしリンドープ多結晶シ
リコン層２４をＣＤＥ法で選択的にエツチング除去し、
ゲート電極２６を形成した後、第３図（ｅ）に示す如く
、同レジストパターン２５をマスクとして酸化膜２３を
ＲＩＥにて選択的にエツチング除去し、ゲート絶縁膜２
７を形成するため、ゲート電極２６の幅はゲート絶縁膜
２７のそれと比べ狭くなる。従って、これらゲート電極
２６、ゲート絶縁Ｍ２７及びフィールド酸化膜２２をマ
スクとしてＳｔ基板２１に砒素をイオン注入することに
より、ゲート電極２６近傍が低濃度で浅くかつ遠ざかる
部分が高濃度で深いＮ型のソース、ドレイン領域２８゜
２９を自己整合的に形成でき、従来と比ベニ程を簡略化
してコスト低減を図ることができるとトモに、ショート
チャネル効果、パンチスルー現象を抑制できる。
ｔｆｃ、第３図（ｄ）に示す如く、ゲート絶縁膜２７を
ゲート電極２６の真下のみならず、その周辺にも残存さ
せるため、ゲート電極２６とソース、ドレイン領域２８
．２９との耐圧を、通常のＭＯＳプロセスよりも向上で
きるとともに、後工程における酸化処理を省略できる。
ゲート電極２６の真下のみならず、その周辺にも残存さ
せるため、ゲート電極２６とソース、ドレイン領域２８
．２９との耐圧を、通常のＭＯＳプロセスよりも向上で
きるとともに、後工程における酸化処理を省略できる。
従って、トランジスタのソース、ドレイン領域２Ｂ、ｉ
！９接合のシャロー化をはかれ、微細化に適している。
！９接合のシャロー化をはかれ、微細化に適している。
なお、上記実施例ではマスク材としてレジストパターン
を用いたが、これに限らない。
を用いたが、これに限らない。
以上詳述した如く、本発明によれば、ショートチャネル
効果、パンチスルー現象を抑制するとともに、プロセス
を簡略化してコスト低減をなし得るＬＤＤ構造のＭＯ８
型トランジスタ等の半導体装置を製造する方法を提供で
きるものである。
効果、パンチスルー現象を抑制するとともに、プロセス
を簡略化してコスト低減をなし得るＬＤＤ構造のＭＯ８
型トランジスタ等の半導体装置を製造する方法を提供で
きるものである。
第１図は従来のＭＯ８型トランジスタの断面図、第２図
（ａ）〜（ｅ） Ｕ従来の他のＭＯ８型トランジスタの
製造方法を工程順に示す断面図、第３図（ａ）〜（ｄ）
は本発明の一実施例に係るＭＯ８型トランジスタの製造
方法を工程順に示す断面図である。 ２１・・・Ｐ型の８１基板（半導体基板）、２２・・・
フィールド酸化膜、２３・・・酸化膜、２４・・・リン
ドープ多結晶シリコン層（ゲート［極材料（社）、２５
・・・レジストハターン、２６・・・ゲート電極、２７
・・・Ｎ型のソース領域、２８・・・Ｎ型のドレイン領
域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ２ 図 第３図 ４
（ａ）〜（ｅ） Ｕ従来の他のＭＯ８型トランジスタの
製造方法を工程順に示す断面図、第３図（ａ）〜（ｄ）
は本発明の一実施例に係るＭＯ８型トランジスタの製造
方法を工程順に示す断面図である。 ２１・・・Ｐ型の８１基板（半導体基板）、２２・・・
フィールド酸化膜、２３・・・酸化膜、２４・・・リン
ドープ多結晶シリコン層（ゲート［極材料（社）、２５
・・・レジストハターン、２６・・・ゲート電極、２７
・・・Ｎ型のソース領域、２８・・・Ｎ型のドレイン領
域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ２ 図 第３図 ４
Claims (1)
- 第１導電型の半導体基板の素子領域上に絶縁膜を介して
ゲート電極材料層を堆積する工程と、このゲート電極材
料層上にマスク材を形成する工程と、このマスク材を用
いてゲート電極材料層を選択的に除去しゲート電極を形
成する工程と、同マスク材を用いて前記絶縁膜を反応性
イオンエツチングにより選択的に除去しゲート絶縁膜な
形成する工程と、前記マスク材を除去後イオン注入を施
す工程と乞具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163668A JPS6055665A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163668A JPS6055665A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055665A true JPS6055665A (ja) | 1985-03-30 |
Family
ID=15778316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163668A Pending JPS6055665A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055665A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4702000A (en) * | 1986-03-19 | 1987-10-27 | Harris Corporation | Technique for elimination of polysilicon stringers in direct moat field oxide structure |
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| US4837180A (en) * | 1987-07-09 | 1989-06-06 | Industrial Technology Research Institute | Ladder gate LDDFET |
| US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
| US4978626A (en) * | 1988-09-02 | 1990-12-18 | Motorola, Inc. | LDD transistor process having doping sensitive endpoint etching |
| US5015598A (en) * | 1989-11-03 | 1991-05-14 | U.S. Philips Corporation | Method of manufacturing a device comprising MIS transistors having a gate electrode in the form of an inverted "T" |
| JPH0555573A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH06120249A (ja) * | 1991-12-24 | 1994-04-28 | Semiconductor Energy Lab Co Ltd | Ｍｏｓトランジスタ作製方法およびその構造 |
| US5619045A (en) * | 1993-11-05 | 1997-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US5648277A (en) * | 1993-11-05 | 1997-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US5736414A (en) * | 1994-07-14 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6337231B1 (en) | 1993-05-26 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6867431B2 (en) * | 1993-09-20 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100469147B1 (ko) * | 1997-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1983
- 1983-09-06 JP JP58163668A patent/JPS6055665A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4702000A (en) * | 1986-03-19 | 1987-10-27 | Harris Corporation | Technique for elimination of polysilicon stringers in direct moat field oxide structure |
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| US4837180A (en) * | 1987-07-09 | 1989-06-06 | Industrial Technology Research Institute | Ladder gate LDDFET |
| US4978626A (en) * | 1988-09-02 | 1990-12-18 | Motorola, Inc. | LDD transistor process having doping sensitive endpoint etching |
| US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
| US5015598A (en) * | 1989-11-03 | 1991-05-14 | U.S. Philips Corporation | Method of manufacturing a device comprising MIS transistors having a gate electrode in the form of an inverted "T" |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH0555573A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| US7821011B2 (en) | 1991-08-26 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US7087962B1 (en) | 1991-12-24 | 2006-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a MOS transistor having lightly dopped drain regions and structure thereof |
| JPH06120249A (ja) * | 1991-12-24 | 1994-04-28 | Semiconductor Energy Lab Co Ltd | Ｍｏｓトランジスタ作製方法およびその構造 |
| US6337231B1 (en) | 1993-05-26 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US6867431B2 (en) * | 1993-09-20 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6617612B2 (en) * | 1993-11-05 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a semiconductor integrated circuit |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US5648277A (en) * | 1993-11-05 | 1997-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US5619045A (en) * | 1993-11-05 | 1997-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US5736414A (en) * | 1994-07-14 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR100469147B1 (ko) * | 1997-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6277675B1 (en) | Method of fabricating high voltage MOS device | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5714393A (en) | Diode-connected semiconductor device and method of manufacture | |
| JPH06326306A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US5061649A (en) | Field effect transistor with lightly doped drain structure and method for manufacturing the same | |
| JPH10178104A (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| US6238985B1 (en) | Semiconductor device and method for fabricating the same | |
| US6207482B1 (en) | Integration method for deep sub-micron dual gate transistor design | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| JPH0637309A (ja) | 半導体装置の製造方法 | |
| JP3744438B2 (ja) | 半導体装置 | |
| JPS60175458A (ja) | 半導体装置及びその製造方法 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPH07106557A (ja) | 半導体装置およびその製造方法 | |
| JPH11214682A (ja) | 半導体装置の製造方法 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| KR101004807B1 (ko) | 채널 펀치 내성이 증가된 굽은 채널의 고전압트랜지스터의 구조 및 그 제조방법 | |
| JP3259479B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR100311177B1 (ko) | 반도체장치의 제조방법 | |
| JPH05283688A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| KR100333356B1 (ko) | 반도체장치의 제조방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR100486084B1 (ko) | 엘디디형 씨모스 트랜지스터 제조 방법 | |
| JPH0964361A (ja) | 半導体装置の製造方法 |