JPS63123154A

JPS63123154A - スレ−ブ・プロセツサの制御方式

Info

Publication number: JPS63123154A
Application number: JP27014386A
Authority: JP
Inventors: Takashi Nakayama; 貴司中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1988-05-26
Anticipated expiration: 2009-09-28
Also published as: JPH0677251B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はスレーブ・プロセッサの制御方式に係わり、特
にマスタ・プロセッサとスレーブ・プロセッサとの接続
状態を検出するための制御方式に関する。

〈従来の技術〉大規模集積回路（ＬＳＩ）として１チツプ上に形成され
るマイクロプロセッサでは、チップ内に集積できる素子
数に限りがあるため、浮動小数点演算などの高機能な命
令を実行するのは困難である。そこで、命令セットを基
本命令と大規模な演算回路を必要とする高機能命令とに
分割し、基本命令をマスタ・プロセッサに、高機能命令
をスレーブ・プロセッサに、実行させる方法が広く用い
られている。マスタ・プロセッサとは単独でも中央処理
袋［（ＣＰＵ）として動作できるプロセッッサである。

スレーブ・プロセッサとは、マスタ・プロセッサでは実
行できない高機能命令等をマスタ・プロセッサに代って
実行するプロセッサである。マスタ・プロセッサ及びス
レーブ・プロセッサは各々１チツプのＬＳＩで構成され
、チップ間の接続を少なくし、各チップの端子数を最小
限にするため、マスタ・プロセッサと主記憶装置間のデ
ータ・バスをスレーブ・プロセッサと共有するのが普通
である。

マスタ・プロセッサとスレーブ・プロセッサとをそれぞ
れ１チツプで実現した例としてＮ５３２３３２とＮ５３
２０８１とがある。マスタ・プロセッサＮ５３２３３２
とスレーブ・プロセッサＮ５３２０８１との間のインタ
ーフェースおよび通信手順はｒＮＳ３２３３２　３２−
Ｂｉｔ　　Ａｄｖａｎｃｅｄ　　Ｍｉｃｒｏｐｒｏｃｅ
ｓｓｏｒｗｉｔｈ　　Ｖｉｒｔｕａｌ　　Ｍｅｍｏｒｙ
、　　　１９８５　　Ｎａｔｉｏｎａｌ　　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　　ＣｏｒｐｏｒａｔｉｏｎＪに記載
されている。

従来例のハードウェア構成を第５図に示す。マスタ・プ
ロセッサ１１０はシステムの中央処理装置として機能し
、スレーブ・プロセッサ１２０はマスタ・プロセッサ１
１０の拡張命令を実行する。

メモリ１３０はマスタ・プロセッサ１１０によってアク
セスされる主記憶装置である。アドレス・データ・バス
１４４はマスタ・プロセッサ１１０、スレーブ・プロセ
ッサ１２０、メモリ１３０の間でデータを送受信するた
めのバスであり、バス・ステータス１４３はマスタ・プ
ロセッサ１１０によって駆動され、アドレス・データ・
バス１４４上のアドレス／データの送信装置および受信
装置がマスタ・プロセッサ１１０かメモリ１３０かスレ
ーブ・プロセッサ１２０かを指定するために使用される
。スレーブ・プロセッサ存在フラグ１１５はマスタ・プ
ロセッサ１１０に含まれており、マスタ・プロセッサ１
１０にスレーブ・プロセッサ１２０が接続されているか
否かを示す。マスタ・プロセッサ１１０は、前記スレー
ブ・プロセッサ存在フラグ１１５の値によって制御の流
れを分岐させることができる。終了信号１５３は、スレ
ーブ・プロセッサ１２０上での演算の実行終了をロウ（
ｌｏｗ）レベルのパルスで示す負論理の信号であり、ス
レーブ・プロセッサ１２０とオープン・ドレイン接続さ
れており、駆動されていないときはプルアップ抵抗１５
２によってハイ（ｈｉｇｈ）レベルに保たれている。マ
スタ・プロセッサ１１０は前記終了信号１５３の供給を
受け、終了信号１５３のレベルによって制御の流れを分
岐させることができる。

スレーブ・プロセッサ１２０用命令をマスタ・プロセッ
サ１１０がデコードしたときのマスタ・プロセッサ１１
０の動作を説明するフローチャートを第６図に示す。第
６図で実行される命令は、Ａ＋Ｂ−）Ｂの様な二項演算
であり、前記Ａを第１オペランド、前記Ｂを第２オペラ
ンドと呼ぶ。先ず、マスタ・プロセッサ１１０はスレー
ブ・プロセッサ存在フラグ１１５をチェックしく６０１
）、スレーブ・プロセッサ１２０がマスタ・プロセッサ
１１０に接続されていれば後述の手順を行なう。

一方、スレーブ・プロセッサ１２０がマスタ・プロセッ
サ１１０に接続されていなければ、マスタ・プロセッサ
１１０は後述の手順を行なわず未定義命令例外を発生す
る（６１０）。

スレーブ・プロセッサ存在フラグ１１５がスレーブ・プ
ロセッサ１２０の存在を示していると、マスタ・プロセ
ッサ１１０はスレーブ・プロセッサ１２０用命令の命令
コードを、バス・ステータス１４３とアドレス・データ
・バス１４４とを操作してスレーブ・プロセッサ１２０
に転送する（６０２）。次に、マスタ・プロセッサ１１
０は。

メモリ１３０から第１オペランドのデータを（必要なら
ば）バス・ステータス１４３とアドレス・データ・バス
１４４とを操作してスレーブ・プロセッサ１２０に転送
しく６０３）、同様に第２オペランドを（必要ならば）
スレーブ・プロセッサ１２０に転送する（６０４）。前
記スレーブ・プロセッサ用命令の実行に必要な命令コー
ドとデータが全て転送されると、スレーブ・プロセッサ
１２０は演算を実行し始め、演算実行が終了後、終了信
号１５３を一定期間ロウレベルに移行させる。

マスタ・プロセッサ１１０は、終了信号１５３をチェッ
クすることにより演算ユニット１２１の演算が終了する
まで待つ（６０５）。その後、マスタ・プロセッサ１１
０はスレーブ・プロセッサ１２０から状態を示す値（ス
テータス）をアドレス・データ・バス１４４を介して入
力しく６０６）、前記ステータスの値をチェックして（
６０７）、ステータスの値が正常終了を示した場合は、
バス・ステータス１４３とアドレス・データ・バス１４
４とを操作してスレーブ・プロセッサ１２０から演算結
果を読みだしてメモリ１３０上の第２オペランドに書き
込み（６０８）、命令を終了する。

ステータスのチェック（６０７）において、ステータス
の値が演算において例外事象が発生したことを示した場
合には、マスタ・プロセッサ１１０はスレーブ・プロセ
ッサ演算例外を発生する（６０９）。

第７図に上記第６図に示されている各ステップの内、命
令コードの書き込み（６０２）からステータスの読み出
しく６０６）までの、タイム・チャートを示す。オペラ
ンドの転送（６０３，６０４）は必要ない場合として省
略した。

マスタ・プロセッサ１１０が命令コードをスレーブ・プ
ロセッサ１２０へ書き込む制御を行なうと（タイミング
７０１　（６０２））　、バス・ステータス１４３、ア
ドレス・データ・バス１４４が駆動され、コマンド・ポ
ート１２２への書き込みバス・サイクルを実行する。前
記バス・サイクル終了後（タイミング７０２）、スレー
ブ・プロセッサ１２０は演算ユニット１２１での演算を
開始し、マスタ・プロセッサ１１０は終了信号１５３が
ロウレベルになるまで待ち状態（６０５）となる。スレ
ーブ・プロセッサ１２０での演算が終了すると（タイミ
ング７０３）、終了信号１５３が一定期間ロウレベルに
なり、マスタ・プロセッサ１、１０は次の処理（６０６
）に移る。

次に、スレーブ・プロセッサ１２０がマスタ・プロセッ
サ１１０に接続されていない場合について述べる。

第６図において、マスタ・プロセッサ１１０はスレーブ
・プロセッサ存在フラグ１１５をチェックしく６０１）
、スレーブ・プロセッサ１２０がマスタ・プロセッサ１
１０に接続されていなければ、マスタ・プロセッサ１１
０は命令実行の手順を行なわず未定義命令例外を発生す
る（６１０）。

マスタ・プロセッサ１１０は、未定義命令例外での例外
ハンドラ・ルーチンの記述によって、スレーブ・プロセ
ッサ１２０をソフトウェアでエミュレートすることがで
きる。

スレーブ・プロセッサ１２０が接続されていないのに、
スレーブ・プロセッサ存在フラグ１１５がスレーブ・プ
ロセッサ１２０の存在を示している場合（異常な使い方
ではある）は、以下のような不具合が生ずる。このとき
、終了信号１５３はプルアップ抵抗１５２によってハイ
レベルに保た＝８− れる。そのため、マスタ・プロセッサ１１０は第６図の
フローチャートにおいて、終了信号１５３のチェック（
６０５）の待ち状態から抜けられず、無限待機状態に陥
る。以上のことは、スレーブ・プロセッサ存在フラグ１
１５が不可欠であることを示す。

次に、マスタ・プロセッサ１１０にスレーブ・プロセッ
サが複数接続されたコンピュータ・システムについて考
える。ハードウェア構成を第８図に示す。

スレーブ・プロセッサ８１１，８１２，８１３は第５図
のスレーブ・プロセッサ１２０と同等のものである。ス
レーブ・プロセッサ存在フラグ８２１．８２２，８２３
は、第５図のスレーブ・プロセッサ存在フラグ１１５と
同等のフラグであり、それぞれスレーブ・プロセッサ８
１１，８１２．８１３がマスタ・プロセッサ１１０に接
続されているか否かを示す。例えば、スレーブ・プロセ
ッサ８１２用の命令を実行するときマスタ・プロセッサ
１１０は、スレーブ・プロセッサ存在フラグ８２２をチ
ェックし、スレーブ・プロセッサ８１２が存在すること
が示されていれば、命令を実行する。このことは、スレ
ーブ・プロセッサ存在フラグの個数は、何個のスレーブ
・プロセッサがマスタ・プロセッサ１１０に接続されて
いるがではなく、マスタ・プロセッサ１１０に最大何個
のスレーブ・プロセッサが接続可能がで、決定されるこ
とを示す。

〈発明の解決しようとする問題点〉しかしながら、マスタ・プロセッサとスレーブ・プロセ
ッサとを備えた従来のシステムでは以下に説明する２つ
の問題点があった。すなわち、第１の問題点はスレーブ
・プロセッサ用命令の実行手順（第６図）において、最
初にスレーブ・プロセッサ存在フラグ１１５をチェック
しなければならないため、命令の実行時間が増加するこ
とである。

このチェックはスレーブ・プロセッサ１２０が接続され
ていないコンピュータシステムでは有効であるが、スレ
ーブ・プロセッサ１２０が接続されているコンピュータ
システムでは演算速度を低下させ、命令実行時間を増加
させることにしがならない。また、第２の問題点はマス
タ・プロセッサ１１０にスレーブ・プロセッサが複数接
続できる場合にはマスタ・プロセッサ１１０に接続可能
な最大のスレーブ・プロセッサ数ｎと同数のスレーブ・
プロセッサ存在フラグを必要としていることである。し
たがって、接続可能な最大のスレーブ・プロセッサ数ｎ
が大きいときにはマスタ・プロセッサ１１０に接続され
る頻度の低いスレーブ・プロセッサのために多数のスレ
ーブ・プロセッサ存在フラグを形成しなければならず、
ハードウェア上の負担が大きくなっていた。かといって
、１個のスレーブ・プロセッサ存在フラグで複数個ｎの
スレーブ・プロセッサの存在／不存在を表現しようとす
ると、スレーブ・プロセッサがｎ個接続されているか、
あるいは全く接続されていない場合以外には未定義命令
例外が正確に実行されない。

かかる問題点を解決するにはスレーブ・プロセッサ存在
フラグを用意せずに、スレーブ・プロセッサ命令実行手
順の中でスレーブ・プロセッサの存在／不存在をチェッ
クすることが望ましい。そこで、第６図のスレーブ・プ
ロセッサ命令実行手順ではステータスの読み出しく６０
６）とそのチェックとのステップを設けこのステータス
の値が異常値ならスレーブ・プロセッサが不存在である
と判別していた。この方式ではスレーブ・プロセッサ存
在フラグが不要であるので、上記２つの問題点は解決さ
れる。この方式は文献ｒＭＣ６８０２０３２−Ｂｉｔ　
　ＭＩＣＲＯＰＲＯＣＥＳＳ○ＲＵ　ｓ　ｅ　ｒ　’　
　ｓ　　Ｍ　ａ　ｎ　ｕ　ａ　ｌ　Ｊによって周知にな
っており、この文献によると、マスタ・プロセッサは終
了信号ではなくステータスのチェックによってスレーブ
・プロセッサの演算終了を知るため、スレーブ・プロセ
ッサの演算中はデータ・バスがステータスの読み出しで
占有されてしまうという新たな問題点が生じる。かかる
新たな問題点を生じさせないためには終了信号による演
算終了の通知が是非とも必要になる。

したがって、上述の従来例はスレーブ・プロセッサの演
算中にデータ・バスがステータスの読み出しで占有され
ることがないという有利な点を有しているものの、上記
問題点があり、しかもマスタ・プロセッサ１１０にスレ
ーブ・プロセッサ１２０が接続されていない状態で第６
図のスレーブ・プロセッサ命令実行手順を命令コードの
転送（６０２）から実行すると、終了信号１５３がハイ
レベルのままなのでマスタ・プロセッサ１１０は無限待
機状態に陥るという問題点も発生する。

く問題点を解決するための手段、作用および効果〉本発
明は中央処理装置として機能するマスタ・プロセッサと
データ・バスを共有し上記マスタ・プロセッサにより制
御されてマスタ・プロセッサの機能拡張を図るスレーブ
・プロセッサの制御方式にして、上記マスタ・プロセッ
サはスレーブ・プロセッサによる演算の実行に必要なデ
ータを上記データ・バスを介して供給可能であるととも
に上記スレーブ・プロセッサの状態を判別可能な第１手
段と、該第１の手段によるデータの供給のために上記デ
ータ・バスの使用状態を判別する第２の手段と、状態通
知手段により上記スレーブ・プロセッサが演算実行中で
あることを判別する第３手段とを有しており、上記マス
タ・プロセッサは上記第１手段により上記スレーブ・プ
ロセッサに演算の実行を開始させ、上記第２手段により
第１手段によるデータ・バスの使用終了を検出し、上記
第３手段により上記スレーブ・プロセッサが演算実行中
でないことを確認した後に、上記第１手段により判別さ
れる上記スレーブ・プロセッサの状態に基づき該スレー
ブ・プロセッサと上記マスタ・プロセッサとが接続され
ているか否かを識別することを特徴としている。したが
って、本発明に係わるスレーブ・プロセッサの制御方式
によると、スレーブ・プロセッサの存在／不存在を確認
するためのフラグが不要になり、命令実行速度の向上が
図られるとともに、ハードウェアの減少を図ることがで
き、マスタ・プロセッサはスレーブ・プロセッサの未接
続を有効に識別できる。

〈実施例〉次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例に係わるスレーブ・プロセッ
サ制御方式のハードウェア構成を示すブロック図である
。マスタ・プロセッサ１５０は中央処理装置、スレーブ
・プロセッサ１６０はマスタ・プロセッサ１５０の拡張
命令を実行するスレーブ・プロセッサ、メモリ１７０は
マスタ・プロセッサ１５０によってアクセスされる主記
憶装置である。データ・バス１８２はマスタ・プロセッ
ッサ１５０、スレーブ・プロセッサ１６０、メモリ１７
０の間でデータを送受信するためのバス、アドレス・バ
ス１８１はマスタ・プロセッサ１５０によって駆動され
、メモリ１７０やスレーブ・プロセッサ１６０のアドレ
スを指定するためのバスである。

マスタ・プロセッサ１５０は、マスタ・プロセッサ１５
０とスレーブ・プロセッサ１６０とが実行する命令をデ
コードする命令デコード・ユニット１５３、前記命令の
オペランド・アドレスを計算する実効アドレス計算ユニ
ット１５４、マスタ・プロセッサ１５０全体を制御して
命令を実行するマイクロ・プログラム制御による実効ユ
ニット１５１、アドレス・バス１８１とデータ・バス１
８２を制御してメモリ１７０とスレーブ・プロセッサ１
６０をアクセスするバス・制御ユニット１５２から成る
。

スレーブ・プロセッサ１６０は、スレーブ・プロセッサ
１６０用の命令の演算を実行する演算ユニット１６１、
データ・バス１８２から演算ユニット１６１が実行する
命令の命令コードを入力するコマンド・ポート１６２、
演算ユニット１６１の状態をデータ・バス１８２に出力
するステータス・ポート１６３、演算ユニット１６１の
演算に必要なデータを入力し演算結果を出力するための
オペランド・ポート１６４、アドレス・バス１８１の値
をデコードしてコマンド・ポート１６２、ステータス・
ポート１６３、オペランド・ポート１６４を選択するア
ドレス・デコーダ１６５から成る。

ビジー信号１９０は、スレーブ・プロセッサ１６０の演
算ユニット１６１が実行中であることをロウレベルで示
す負論理の信号であり、スレーブ・プロセッサ１６０か
らはオープン・ドレインで駆動され、駆動されないとき
はプルアップ抵抗１９２によってハイレベルに保たれて
いる。マスタ・プロセッサ１５０の実行ユニット１５１
は、前記ビジー信号１９０と、バス制御ユニット１５２
がバス・サイクルを実行中か否かを示すバス状態信号１
９１を、入力し、信号１９０，１９１の値によって制御
の流れを分岐させることができる。

スレーブ・プロセッサ１６０用命令を命令デコード・ユ
ニット１５３がデコードしたときの実行ユニット１５１
の動作をフローチャートで第２図に示す。第２図で実行
される命令は、Ａ＋Ｂ−＋Ｂの様な二項演算であり、前
記Ａを第１オペランド、前記Ｂを第２オペランドと呼ぶ
。

先ず、実行ユニット１５１はバス・制御ユニット１５２
を制御してメモリ１７０から第１オペランドのデータを
データ・バス１８２を介してオペランド・ポート１６４
に書き込み（２０１）、同様に第２オペランドをオペラ
ンド・ポート１６４に書き込む（２０２）。次に、実行
ユニット１５１は、命令デコード・ユニット１５３から
入力した命令コードを、バス・制御ユニット１５２を制
御してデータ・バス１８２を介してコマンド・ボート１
６２に書き込む（２０３）。前記コマンド・ボート１６
２への書き込みのバス・サイクルが行なわれると、スレ
ーブ・プ′ロセッサ１６０の演算ユニット１６１は演算
を実行し始め、演算実行中、ビジー信号１９０をロウレ
ベルで駆動する。マスタ・プロセッサ１５０は、バス状
態信号１９１をチェックすることにより前記書き込みバ
ス・サイクルが終了するまで待ち（２０４）、更に、ビ
ジー信号−１９０をチェックすることにより演算ユニッ
ト１６１の演算が終了するまで待つ（２０５）。

その後、実行ユニット１５１はスレーブ・プロセッサ１
６０のステータス・ボート１６３の値（ステータス）を
バス・制御ユニット１５２、データ・バス１８２を介し
て入力しく２０６）、前記ステータスの値をチェックし
て（２０７）、ステータスの値が正常終了を示した場合
は、バス・制御ユニット１５２、データ・バス１８２を
介してオペランド・ボート１６４から演算結果を読み出
してメモリ１７０上の第２オペランドに書き込み（２０
８）、命令を終了する。ステータスのチェック（２０７
）において、ステータスの値が演算において例外事象が
発生したことを示した場合は、実行ユニット１５１はス
レーブ・プロセッサ演算例外を発生する（２０９）。ス
テータスの値が定められた値以外の異常な値を示した場
合は、実行ユニット１５１はスレーブ・プロセッサ１６
０がマスタ・プロセッサ１５０に接続されていないもの
と判断し、スレーブ・プロセッサ不在例外（２１０）を
発生する。

第３図に、コマンド・ボート１６２への書き込み（２０
３）からステータス・ボート１６３の読み出しく２０６
）までの、タイム・チャートを示す。実行ユニット１５
１が命令コードをコマンド・ボート１６２へ書き込むよ
うにバス・制御ユニット１５２に指示すると（３０１）
、バス・制御ユニット１５２はアドレス・バス１８１、
データ・バス１８２を駆動して、コマンド・ボート１６
２への書き込みバス・サイクルを実行する。前記バス・
サイクルの期間中は、バス状態信号１９１はハイレベル
であり、実行ユニット１５１は待機している（２０４）
。前記バス・サイクル終了後（３０２）、スレーブ・プ
ロセッサ１６０は演算ユニット１６１での演算を開始す
ると同時にビジー信号１９０をロウレベルに駆動し、実
行ユニット１５１はビジー信号１９０がハイレベルにな
るまで待ち状態（２０５）となる。演算ユニット１６１
での演算が終了すると（３０３）、ビジー信号１９０が
ハイレベルになり、実行ユニット１５１は次の処理（２
０６）に移る。

次に、スレーブ・プロセッサ１６０がマスタ・プロセッ
サ１５０に接続されていない場合について述べる。

このとき、ビジー信号１９０はプルアップ抵抗１９２に
よってハイレベルに保たれる。また、マスタ・プロセッ
サ１５０がステータス・ボート１６３を読み出すバス・
サイクルを実行すると、データ・バス１８２を駆動する
ものがないため、全てハイレベル、または全てロウレベ
ルの値が入力される。そのため、マスタ・プロセッサ１
５０は第２図のフローチャートにおいて、ビジー信号１
９０のチェック（２０５）は待ち状態にならず、ステー
タスの値のチェック（２０７）は、ステータスの値が全
てＯか全て１かの異常な値のため、スレーブ・プロセッ
サ不在例外を発生する。マスタ・プロセッサ１５０は、
スレーブ・プロセッサ不在例外での例外ハンドラ・ルー
チンの記述によって、スレーブ・プロセッサ１６０をソ
フトウェアでエミュレートすることができる。

以上述べたように、本実施例ではコマンド・ボートへの
書き込み後に、スレーブ・プロセッサ１６０での演算開
始を確認せず、演算終了だけを確する。そのため、スレ
ーブ・プロセッサ１６０が接続されていない場合もマス
タ・プロセッサ１５０が無限待機状態に陥ることはない
。

また、ステータス・ボートの読み出しく２０６）及びチ
ェック（２０７）によって、スレーブ・プロセッサ１６
０の未接続を検出することにより、従来例のようにフラ
グを用意する必要がない。なお、ステータスのチェック
（２０７）は、演算ユニット１６１での演算例外を発見
するために必要であり、スレーブ・プロセッサ未接続の
検出のためにスレーブ・プロセッサ用命令の実行が遅く
なることはない。

次に、マスタ・プロセッサ１５０にスレーブ・プロセッ
サが複数接続されたコンピュータ・システムについて考
える。ハードウェア構成を第４図に示す。スレーブ・プ
ロセッサ４１１．４１２．４１３は第１図のスレーブ・
プロセッサ１２０と同等のものである。

スレーブ・プロセッサ４１１．４１２．４１３のコマン
ド・ボート１６２、ステータス・ボート１６３、オペラ
ンド・ボート１６４は、それぞれ独自のアドレス空間に
置かれているため、同時に複数のボートがアクセスされ
ることはない。また、ビジー信号１９０は演算実行中の
スレーブ・プロセッサによって駆動される。このことは
、マスタ・プロセッサが制御するスレーブ・プロセッサ
の個数にかかわらず、スレーブ・プロセッサ用命令の実
行がマスタ・プロセッサ１５０と実行するスレーブ・プ
ロセッサとの間で１対１で行なわれることを示す。

例えば、スレーブ・プロセッサ４１１用の命令を実行す
るとき、マスタ・プロセッサ１１０はスレーブ・プロセ
ッサ４１１のボートだけをアクセスし、ビジー信号１９
０はスレーブ・プロセッサ４１１によって駆動されるた
め、第２図のスレーブ・プロセッサ制御手順は正常に実
行される。もし、スレーブ・プロセッサ４１１が接続さ
れていない場合、ビジー信号１９０は駆動されないため
ハイレベルのままであり、読み込まれたステータスも全
て１または全て０の異常な値であるため、スレーブ・プ
ロセッサ不在例外が発生する。

以上述べたように、本実施例ではマスタ・プロセッサに
接続できるスレーブ・プロセッサの個数が多くなっても
、従来例で述べたようなバードウエアの増加はなく、応
用範囲の広いスレーブ・プロセッサ未接続検出方式を実
現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
一実施例のフローチャート図、第３図は一実施例のタイ
ミングチャート図、第４図は一実施例において複数のス
レーブ・プロセッサを接続した場合のブロック図、第５
図は従来例のブロック図、第６図は従来例のフローチャ
ート図、第７図は従来例のタイミングチャート図、第８
図は従来例において複数のスレーブ・プロセッサを接続
した場合のブロック図である。１５０・・・・・マスタ・プロセッサ、１５１・・・・
・実行ユニット、１５２・・・・・バス制御ユニット、１５３・・・・・命令デコードユニット、１５４・・・
・・命令アドレス計算ユニット、１６０・・・・・スレ
ーブ・プロセッサ、１７０・・・・・メモリ、１８２・・・・・データ・バス、１９０・・・・・ビジー信号、１９１・・・・・バス状態信号。

Claims

【特許請求の範囲】中央処理装置として機能するマスタ・プロセッサとデー
タ・バスを共有し上記マスタ・プロセッサにより制御さ
れてマスタ・プロセッサの機能拡張を図るスレーブ・プ
ロセッサの制御方式にして、上記マスタ・プロセッサは
スレーブ・プロセッサによる演算の実行に必要なデータ
を上記データ・バスを介して供給可能であるとともに上
記スレーブ・プロセッサの状態を判別可能な第１手段と
、該第１の手段によるデータの供給のために上記データ
・バスの使用状態を判別する第２の手段と、状態通知手
段により上記スレーブ・プロセッサが演算実行中である
ことを判別する第３手段とを有しており、上記マスタ・プロセッサは上記第１手段により上記スレ
ーブ・プロセッサに演算の実行を開始させ、上記第２手
段により第１手段によるデータ・バスの使用終了を検出
し、上記第３手段により上記スレーブ・プロセッサが演
算実行中でないことを確認した後に、上記第１手段によ
り判別される上記スレーブ・プロセッサの状態に基づき
該スレーブ・プロセッサと上記マスタ・プロセッサとが
接続されているか否かを識別することを特徴とするスレ
ーブ・プロセッサの制御方式。