JPH0677251B2

JPH0677251B2 - スレ−ブ・プロセツサの制御方式

Info

Publication number: JPH0677251B2
Application number: JP27014386A
Authority: JP
Inventors: 貴司中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1994-09-28
Anticipated expiration: 2009-09-28
Also published as: JPS63123154A

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はスレーブ・プロセッサの制御方式に係わり、特
にマスタ・プロセッサとスレーブ・プロセッサとの接続
状態を検出するための制御方式に関する。

〈従来の技術〉大規模集積回路（LSI）として１チップ上に形成される
マイクロプロセッサでは、チップ内に集積できる素子数
に限りがあるため、浮動小数点演算などの高機能な命令
を実行するのは困難である。そこで、命令セットを基本
命令と大規模な演算回路を必要とする高機能命令とに分
割し、基本命令をマスタ・プロセッサに、高機能命令を
スレーブ・プロセッサに、実行させる方法が広く用いら
れている。マスタ・プロセッサとは単独でも中央処理装
置（CPU）として動作できるプロセッサである。スレー
ブ・プロセッサとは、マスタ・プロセッサでは実行でき
ない高機能命令等をマスタ・プロセッサに代って実行す
るプロセッサである。マスタ・プロセッサ及びスレーブ
・プロセッサは各々１チップのLSIで構成され、チップ
間の接続を少なくし、各チップの端子数を最小限にする
ため、マスタ・プロセッサと主記憶装置間のデータ・バ
スをスレーブ・プロセッサと共有するのが普通である。

マスタ・プロセッサとスレーブ・プロセッサとをそれぞ
れ１チップで実現した例としてNS32332とNS32081とがあ
る。マスタ・プロセッサNS32332とスレーブ・プロセッ
サNS32081との間のインターフェースおよび通信手順は
「NS32332 32−Bit Advanced Microprocessor with Vir
tual Memory, 1985 National Semiconductor Corporati
on」に記載されている。

従来例のハードウエア構成を第５図に示す。マスタ・プ
ロセッサ110はシステムの中央処理装置として機能し、
スレーブ・プロセッサ120はマスタ・プロセッサ110の拡
張命令を実行する。メモリ130はマスタ・プロセッサ110
によってアクセスされる主記憶装置である。アドレス・
データ・バス144はマスタ・プロセッサ110、スレーブ・
プロセッサ120、メモリ130の間でデータを送受信するた
めのバスであり、バス・ステータス143はマスタ・プロ
セッサ110によって駆動され、アドレス・データ・バス1
44上のアドレス／データの送信装置および受信装置がマ
スタ・プロセッサ110かメモリ130かスレーブ・プロセッ
サ120かを指定するために使用される。スレーブ・プロ
セッサ存在フラグ115はマスタ・プロセッサ110に含まれ
ており、マスタ・プロセッサ110にスレーブ・プロセッ
サ120が接続されているか否かを示す。マスタ・プロセ
ッサ110は、前記スレーブ・プロセッサ存在フラグ115の
値によって制御の流れを分岐させることができる。終了
信号153は、スレーブ・プロセッサ120上での演算の実行
終了をロウ（low）レベルのパルスで示す負論理の信号
であり、スレーブ・プロセッサ120とオープン・ドレイ
ン接続されており、駆動されていないときはプルアップ
抵抗152によってハイ（high）レベルに保たれている。
マスタ・プロセッサ110は前記終了信号153の供給を受
け、終了信号153のレベルによって制御の流れを分岐さ
せることができる。

スレーブ・プロセッサ120用命令をマスタ・プロセッサ1
10がデコードしたときのマスタ・プロセッサ110の動作
を説明するフローチャートを第６図に示す。第６図で実
行される命令は、Ａ＋Ｂ→Ｂの様な二項演算であり、前
記Ａを第１オペランド、前記Ｂを第２オペランドと呼
ぶ。先ず、マスタ・プロセッサ110はスレーブ・プロセ
ッサ存在フラグ115をチェックし（601）、スレーブ・プ
ロセッサ120がマスタ・プロセッサ110に接続されていれ
ば後述の手順を行なう。一方、スレーブ・プロセッサ12
0がマスタ・プロセッサ110に接続されていなければ、マ
スタ・プロセッサ110は後述の手順を行なわず未定義命
令例外を発生する（610）。

スレーブ・プロセッサ存在フラグ115がスレーブ・プロ
セッサ120の存在を示していると、マスタ・プロセッサ1
10はスレーブ・プロセッサ120用命令の命令コードを、
バス・ステータス143とアドレス・データ・バス144とを
操作してスレーブ・プロセッサ120に転送する（602）。
次に、マスタ・プロセッサ110は、メモリ130から第１オ
ペランドのデータを（必要ならば）バス・ステータス14
3とアドレス・データ・バス144とを操作してスレーブ・
プロセッサ120に転送し（603）、同様に第２オペランド
を（必要ならば）スレーブ・プロセッサ120に転送する
（604）。前記スレーブ・プロセッサ用命令の実行に必
要な命令コードとデータが全て転送されると、スレーブ
・プロセッサ120は演算を実行し始め、演算実行が終了
後、終了信号153を一定期間ロウレベルに移行させる。
マスタ・プロセッサ110は、終了信号153をチェックする
ことにより演算ユニット121の演算が終了するまで待つ
（605）。その後、マスタ・プロセッサ110はスレーブ・
プロセッサ120から状態を示す値（ステータス）をアド
レス・データ・バス144を介して入力し（606）、前記ス
テータスの値をチェックして（607）、ステータスの値
が正常終了を示した場合は、バス・ステータス143とア
ドレス・データ・バス144とを操作してスレーブ・プロ
セッサ120から演算結果を読みだしてメモリ130上の第２
オペランドに書き込み（608）、命令を終了する。ステ
ータスのチェック（607）において、ステータスの値が
演算において例外事象が発生したことを示した場合に
は、マスタ・プロセッサ110はスレーブ・プロセッサ演
算例外を発生する（609）。

第７図に上記第６図に示されている各ステップの内、命
令コードの書き込み（602）からステータスの読み出し
（606）までの、タイム・チャートを示す。オペランド
の転送（603、604）は必要ない場合として省略した。

マスタ・プロセッサ110が命令コードをスレーブ・プロ
セッサ120へ書き込む制御を行なうと（タイミング701
（602））、バス・ステータス143、アドレス・データ・
バス144が駆動され、コマンド・ポート122への書き込み
バス・サイクルを実行する。前記バス・サイクル終了後
（タイミング702）、スレーブ・プロセッサ120は演算ユ
ニット121での演算を開始し、マスタ・プロセッサ110は
終了信号153がロウレベルになるまで待ち状態（605）と
なる。スレーブ・プロセッサ120での演算が終了すると
（タイミング703）、終了信号153が一定期間ロウレベル
になり、マスタ・プロセッサ110は次の処理（606）に移
る。

次に、スレーブ・プロセッサ120がマスタ・プロセッサ1
10に接続されていない場合について述べる。

第６図において、マスタ・プロセッサ110はスレーブ・
プロセッサ存在フラグ115をチェックし（601）、スレー
ブ・プロセッサ120がマスタ・プロセッサ110に接続され
ていなければ、マスタ・プロセッサ110は命令実行の手
順を行なわず未定義命令例外を発生する（610）。マス
タ・プロセッサ110は、未定義命令例外での例外ハンド
ラ・ルーチンの記述によって、スレーブ・プロセッサ12
0をソフトウェアでエミュレートすることができる。

スレーブ・プロセッサ120が接続されていないのに、ス
レーブ・プロセッサ存在フラグ115がスレーブ・プロセ
ッサ120の存在を示している場合（異常な使い方ではあ
る）は、以下のような不具合が生ずる。このとき、終了
信号153はプルアップ抵抗152によってハイレベルに保た
れる。そのため、マスタ・プロセッサ110は第６図のフ
ローチャートにおいて、終了信号153のチェック（605）
の待ち状態から抜けられず、無限待機状態に陥る。以上
のことは、スレーブ・プロセッサ存在フラグ115が不可
欠であることを示す。

次に、マスタ・プロセッサ110にスレーブ・プロセッサ
が複数接続されたコンピュータ・システムについて考え
る。ハードウェア構成を第８図に示す。

スレーブ・プロセッサ811、812、813は第５図のスレー
ブ・プロセッサ120と同等のものである。スレーブ・プ
ロセッサ存在フラグ821、822、823は、第５図のスレー
ブ・プロセッサ存在フラグ115と同等のフラグであり、
それぞれスレーブ・プロセッサ811、812、813がマスタ
・プロセッサ110に接続されているか否かを示す。例え
ば、スレーブ・プロセッサ812用の命令を実行するとき
マスタ・プロセッサ110は、スレーブ・プロセッサ存在
フラグ822をチェックし、スレーブ・プロセッサ812が存
在することが示されていれば、命令を実行する。このこ
とは、スレーブ・プロセッサ存在フラグの個数は、何個
のスレーブ・プロセッサがマスタ・プロセッサ110に接
続されているかではなく、マスタ・プロセッサ110に最
大何個のスレーブ・プロセッサが接続可能かで、決定さ
れることを示す。

〈発明の解決しようとする問題点〉しかしながら、マスタ・プロセッサとスレーブ・プロセ
ッサとを備えた従来のシステムでは以下に説明する２つ
の問題点があった。すなわち、第１の問題点はスレーブ
・プロセッサ用命令の実行手段（第６図）において、最
初にスレーブ・プロセッサ存在フラグ115をチェックし
なければならないため、命令の実行時間が増加すること
である。このチェックはスレーブ・プロセッサ120が接
続されていないコンピュータシステムでは有効である
が、スレーブ・プロセッサ120が接続されているコンピ
ュータシステムでは演算速度を低下させ、命令実行時間
を増加させることにしかならない。また、第２の問題点
はマスタ・プロセッサ110にスレーブ・プロセッサが複
数接続できる場合にはマスタ・プロセッサ110に接続可
能な最大のスレーブ・プロセッサ数ｎと同数のスレーブ
・プロセッサ存在フラグを必要としていることである。
したがって、接続可能な最大のスレーブ・プロセッサ数
ｎが大きいときにはマスタ・プロセッサ110に接続され
る頻度の低いスレーブ・プロセッサのために多数のスレ
ーブ・プロセッサ存在フラグを形成しなければならず、
ハードウエア上の負担が大きくなっていた。かといって
も、１個のスレーブ・プロセッサ存在フラグで複数個ｎ
のスレーブ・プロセッサの存在／不存在を表現しようと
すると、スレーブ・プロセッサがｎ個接続されている
か、あるいは全く接続されていない場合以外には未定義
命令例外が正確に実行されない。

かかる問題点を解決するためにはスレーブ・プロセッサ
存在フラグを用意せずに、スレーブ・プロセッサ命令実
行手順の中でスレーブ・プロセッサの存在／不存在をチ
ェックすることが望ましい。そこで、第６図のスレーブ
・プロセッサ命令実行手順ではステータスの読み出し
（606）とそのチェックとのステップを設けこのステー
タスの値が異常値ならスレーブ・プロセッサが不存在で
あると判別していた。この方式ではスレーブ・プロセッ
サ存在フラグが不要であるので、上記２つの問題点は解
決される。この方式は文献「MC68020 32−Bit MICROPRO
CESSOR User′s Manual」によって周知になっており、
この文献によると、マスタ・プロセッサは終了信号では
なくステータスのチェックによってスレーブ・プロセッ
サの演算終了を知るため、スレーブ・プロセッサの演算
中はデータ・バスがステータスの読み出しで占有されて
しまうという新たな問題点が生じる。かかる新たな問題
点を生じさせないためには終了信号による演算終了の通
知が是非とも必要になる。

したがって、上述の従来例はスレーブ・プロセッサの演
算中にデータ・バスがステータスの読み出しで占有され
ることがないという有利な点を有しているものの、上記
問題点があり、しかもマスタ・プロセッサ110にスレー
ブ・プロセッサ120が接続されていない状態で第６図の
スレーブ・プロセッサ命令実行手順を命令コードの転送
（602）から実行すると、終了信号153がハイレベルのま
まなのでマスタ・プロセッサ110は無限待機状態に陥る
という問題点も発生する。

〈問題点を解決するための手段、作用および効果〉本発明は中央処理装置として機能するマスタ・プロセッ
サとデータ・バスを共有し上記マスタ・プロセッサによ
り制御されてマスタ・プロセッサの機能拡張を図るスレ
ーブ・プロセッサの制御方式にして、上記マスタ・プロ
セッサはスレーブ・プロセッサによる演算の実行に必要
なデータを上記データ・バスを介して供給可能であると
ともに上記スレーブ・プロセッサの状態を判別可能な第
１手段と、該第１手段によるデータの供給のために上記
データ・バスの使用状態を判別する第２の手段と、状態
通知手段により上記スレーブ・プロセッサが演算実行中
であることを判別する第３手段とを有しており、上記マ
スタ・プロセッサは上記第１手段により上記スレーブ・
プロセッサに演算の実行を開始させ、上記第２手段によ
り第１手段によるデータ・バスの使用終了を検出し、上
記第３手段により上記スレーブ・プロセッサが演算実行
中でないことを確認した後に、上記第１手段により判別
される上記スレーブ・プロセッサの状態に基づき該スレ
ーブ・プロセッサと上記マスタ・プロセッサとが接続さ
れているか否かを識別することを特徴としている。した
がって、本発明に係わるスレーブ・プロセッサの制御方
式によると、スレーブ・プロセッサの存在／不存在を確
認するためのフラグが不要になり、命令実行速度の向上
が図られるとともに、ハードウエアの減少を図ることが
でき、マスタ・プロセッサはスレーブ・プロセッサの未
接続を有効に識別できる。

＜実施例＞次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例に係わるスレーブ・プロセッ
サ制御方式のハードウエア構成を示すブロック図であ
る。マスタ・プロセッサ150は中央処理装置、スレーブ
・プロセッサ160はマスタ・プロセッサ150の拡張命令を
実行するスレーブ・プロセッサ、メモリ170はマスタ・
プロセッサ150によってアクセスされる主記憶装置であ
る。データ・バス182はマスタ・プロセッサ150、スレー
ブ・プロセッサ160、メモリ170の間でデータを受信する
ためのバス、アドレス・バス181はマスタ・プロセッサ1
50によって駆動され、メモリ170やスレーブ・プロセッ
サ160のアドレスを指定するためのバスである。

マスタ・プロセッサ150は、マスタ・プロセッサ150とス
レーブ・プロセッサ160とが実行する命令をデコードす
る命令デコード・ユニット153、前記命令のオペランド
・アドレスを計算する実効アドレス計算ユニット154、
マスタ・プロセッサ150全体を制御して命令を実行する
マイクロ・プログラム制御による実行ユニット151、ア
ドレス・バス181とデータ・バス182を制御してメモリ17
0とスレーブ・プロセッサ160をアクセスするバス・制御
ユニット152から成る。

スレーブ・プロセッサ160は、スレーブ・プロセッサ160
用の命令の演算を実行する演算ユニット161、データ・
バス182から演算ユニット161が実行する命令の命令コー
ドを入力するコマンド・ポート162、演算ユニット161の
状態をデータ・バス182に出力するステータス・ポート1
63、演算ユニット161の演算に必要なデータを入力し演
算結果を出力するためのオペランド・ポート164、アド
レス・バス181の値をデコードしてコマンド・ポート16
2、ステータス・ポート163、オペランド・ポート164を
選択するアドレス・デコード165から成る。

ビジー信号190は、スレーブ・プロセッサ160の演算ユニ
ット161が実行中であることをロウレベルで示す負論理
の信号であり、スレーブ・プロセッサ160からはオープ
ン・ドレインで駆動され、駆動されないときはプルアッ
プ抵抗192によってハイレベルに保たれている。マスタ
・プロセッサ150の実行ユニット151は、前記ビジー信号
190と、バス制御ユニット152がバス・サイクルを実行中
か否かを示すバス状態信号191を、入力し、信号190、19
1の値によって制御の流れを分岐させることができる。

スレーブ・プロセッサ160用命令を命令デコード・ユニ
ット153がデコードしたときの実行ユニット151の動作を
フローチャートで第２図に示す。第２図で実行される命
令は、Ａ＋Ｂ→Ｂの様な二項演算であり、前記Ａを第１
オペランド、前記Ｂを第２オペランドと呼ぶ。

先ず、実行ユニット151はバス・制御ユニット152を制御
してメモリ170から第１オペランドのデータをデータ・
バス182を介してオペランド・ポート164に書き込み（20
1）、同様に第２オペランドをオペランド・ポート164に
書き込む（202）。次に、実行ユニット151は、命令デコ
ード・ユニット153から入力した命令コードを、バス・
制御ユニット152を制御してデータ・バス182を介してコ
マンド・ポート162に書き込む（203）。前記コマンド・
ポート162への書き込みのバス・サイクルが行なわれる
と、スレーブ・プロセッサ160の演算ユニット161は演算
を実行し始め、演算実行中、ビジー信号190をロウレベ
ルで駆動する。マスタ・プロセッサ150は、バス状態信
号191をチェックすることにより前記書き込みバス・サ
イクルが終了するまで待ち（204）、更に、ビジー信号1
90をチェックすることにより演算ユニット161の演算が
終了するまで待つ（205）。その後、実行ユニット151は
スレーブ・プロセッサ160のステータス・ポート163の値
（ステータス）をバス・制御ユニット152、データ・バ
ス182を介して入力し（206）、前記ステータスの値をチ
ェックして（207）、ステータスの値が正常終了を示し
た場合は、バス・制御ユニット152、データ・バス182を
介してオペランド・ポート164から演算結果を読み出し
てメモリ170上の第２オペランドに書き込み（208）、命
令を終了する。ステータスのチェック（207）におい
て、ステータスの値が演算において例外事象が発生した
ことを示した場合は、実行ユニット151はスレーブ・プ
ロセッサ演算例外を発生する（209）。ステータスの値
が定められた値以外の異常な値を示した場合は、実行ユ
ニット151はスレーブ・プロセッサ160がマスタ・プロセ
ッサ150に接続されていないものと判断し、スレーブ・
プロセッサ不在例外（210）を発生する。

第３図に、コマンド・ポート162への書き込み（203）か
らステータス・ポート163の読み出し（206）までの、タ
イム・チャートを示す。実行ユニット151が命令コード
をコマンド・ポート162へ書き込むようにバス・制御ユ
ニット152に指示すると（301）、バス・制御ユニット15
2はアドレス・バス181、データ・バス182を駆動して、
コマンド・ポート162への書き込みバス・サイクルを実
行する。前記バス・サイクルの期間中は、バス状態信号
191はハイレベルであり、実行ユニット151は待機してい
る（204）。前記バス・サイクル終了後（302）、スレー
ブ・プロセッサ160は演算ユニット161での演算を開始す
ると同時にビジー信号190をロウレベルに駆動し、実行
ユニット151はビジー信号190がハイレベルになるまで待
ち状態（205）となる。演算ユニット161での演算が終了
すると（303）、ビジー信号190がハイレベルになり、実
行ユニット151は次の処理（206）に移る。

次に、スレーブ・プロセッサ160がマスタ・プロセッサ1
50に接続されていない場合について述べる。

このとき、ビジー信号190はプルアップ抵抗192によって
ハイレベルに保たれる。また、マスタ・プロセッサ150
がステータス・ポート163を読み出すバス・サイクルを
実行すると、データ・バス182を駆動するものがないた
め、全てハイレベル、または全てロウレベルの値が入力
される。そのため、マスタ・プロセッサ150は第２図の
フローチャートにおいて、ビジー信号190のチェック（2
05）は待ち状態にならず、ステータスの値のチェック
（207）は、ステータスの値が全て０か全て１かの異常
な値のため、スレーブ・プロセッサ不在例外を発生す
る。マスタ・プロセッサ150は、スレーブ・プロセッサ
不在例外での例外ハンドラ・ルーチンの記述によって、
スレーブ・プロセッサ160をソフトウェアでエミュレー
トすることができる。

以上述べたように、本実施例ではコマンド・ポートへの
書き込み後に、スレーブ・プロセッサ160での演算開始
を確認せず、演算終了だけを確する。そのため、スレー
ブ・プロセッサ160が接続されていない場合もマスタ・
プロセッサ150が無限待機状態に陥ることはない。

また、ステータス・ポートの読み出し（206）及びチェ
ック（207）によって、スレーブ・プロセッサ160の未接
続を検出することにより、従来例のようにフラグを用意
する必要がない。なお、ステータスのチェック（207）
は、演算ユニット161での演算例外を発見するために必
要であり、スレーブ・プロセッサ未接続の検出のために
スレーブ・プロセッサ用命令の実行が遅くなることはな
い。

次に、マスタ・プロセッサ150にスレーブ・プロセッサ
が複数接続されたコンピュータ・システムについて考え
る。ハードウェア構成を第４図に示す。スレーブ・プロ
セッサ411、412、413は第１図のスレーブ・プロセッサ1
20と同等のものである。

スレーブ・プロセッサ411、412、413のコマンド・ポー
ト162、ステータス・ポート163、オペランド・ポート16
4は、それぞれ独自のアドレス空間に置かれているた
め、同時に複数のポートがアクセスされることはない。
また、ビジー信号190は演算実行中のスレーブ・プロセ
ッサによって駆動される。このことは、マスタ・プロセ
ッサが制御するスレーブ・プロセッサの個数にかかわら
ず、スレーブ・プロセッサ用命令の実行がマスタ・プロ
セッサ150と実行するスレーブ・プロセッサとの間で１
対１で行なわれることを示す。

例えば、スレーブ・プロセッサ411用の命令を実行する
とき、マスタ・プロセッサ110はスレーブ・プロセッサ4
11のポートだけをアクセスし、ビジー信号190はスレー
ブ・プロセッサ411によって駆動されるため、第２図の
スレーブ・プロセッサ制御手順は正常に実行される。も
し、スレーブ・プロセッサ411が接続されていない場
合、ビジー信号190は駆動されないためハイレベルのま
まであり、読み込まれたステータスも全て１または全て
０の異常置な値であるため、スレーブ・プロセッサ不在
例外が発生する。

以上述べたように、本実施例ではマスタ・プロセッサに
接続できるスレーブ・プロセッサの個数が多くなって
も、従来例で述べたようなハードウェアの増加はなく、
応用範囲の広いスレーブ・プロセッサ未接続検出方式を
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
一実施例のフローチャート図、第３図は一実施例のタイ
ミングチャート図、第４図は一実施例において複数のス
レーブ・プロセッサを接続した場合のブロック図、第５
図は従来例のブロック図、第６図は従来例のフローチャ
ート図、第７図は従来例のタイミングチャート図、第８
図は従来例において複数のスレーブ・プロセッサを接続
した場合のブロック図である。 150……マスタ・プロセッサ、 151……実行ユニット、 152……バス制御ユニット、 153……命令デコードユニット、 154……命令アドレス計算ユニット、 160……スレーブ・プロセッサ、 170……メモリ、 182……データ・バス、 190……ビジー信号、 191……バス状態信号。

Claims

【特許請求の範囲】

【請求項１】中央処理装置として機能するマスタ・プロ
セッサとデータ・バスを共有し前記マスタ・プロセッサ
により制御されて前記マスタ・プロセッサの機能拡張を
図るスレーブ・プロセッサの制御方式にして、前記マス
タ・プロセッサは前記スレーブ・プロセッサによる演算
の実行に必要なデータを前記データ・バスを介して供給
可能であるとともに前記スレーブ・プロセッサの状態を
判別可能な第１の手段（163）と、前記第１の手段によ
るデータの供給のために前記データ・バスの使用状態を
判別する第２の手段（191）と、スレーブプロセッサの
状態を通知する手段により前記スレーブ・プロセッサが
演算実行中であることを判別する第３の手段（190）と
を有しており、前記マスタ・プロセッサは前記第１の手
段により前記スレーブ・プロセッサに演算の実行を開始
させ、前記第２の手段により前記第１の手段による前記
データ・バスの使用終了を検出し、前記第３の手段によ
り前記スレーブ・プロセッサが演算実行中でないことを
確認した後に、前記第１の手段により判別される前記ス
レーブ・プロセッサの状態に基づき前記スレーブ・プロ
セッサと前記マスタ・プロセッサとが接続されているか
否かを識別することを特徴とするスレーブ・プロセッサ
の制御方式。