JPS63123272A - 符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は符号化装置に係わり、特に中間調を含む画像信
号を圧縮符号化する画ダ信号の符号化装置に関する。

〈従来の技術〉 従来、中間調を含む画像信号を白黒の２確信号を用いて
表現する手法の代表的な例として、ディザ法がある。こ
の方法によれば、中間調画像信号は周期的に変化する２
値化しきい値を用いて２値化されるため、灰色に対する
２値化信号は、白と黒が周期的に繰り返すパターンとな
る。したがって、ランレングスが短くラン数が多いので
ランレングス符号化によっても、圧縮効率は悪くなる。

このような欠点を解消するために、ディザ法等の周期的
な２値化しきい値をもちいて得られた信号を、論理変換
し得られた１１１１１および１ｌｏｌ＃の継続長の長い
信号、すなわちラン長を長くしラン数を少なくする手法
として第３図に示す方法がある。

これはディザ法等の２値化しきい値の周期をｋとすると
き（第３図ではに＝４）　、ディザ法等によって得られ
た信号Ｘは信号線３０７を介して、１ビツト幅のレジス
タ３０１および排他的論理和回路３０４に印加される。

レジスタ３０１は信号Ｘを信号線３０９から供給される
サンプリング・パルスにより１サンプル遅延させ、出力
を次段のレジスタ３０２および排他的論理和回路３０４
の他方の入力に印加する。レジスタ３０２．３０３も同
様な動作をする。従ってレジスタ３０１，３０２．３０
３の出力はそれぞれ信号Ｘを１．２、および３サンプル
分遅延させた信号となる。ここでレジスタの段数は２値
化しきい値の周期がｋであるとき、（ｋ−１）となる。

第３図の従来例ではに＝４であるので３段のレジスタが
必要となる。

信号Ｘを１．２．および３サンプル分遅延させた信号を
それぞれｘｌ、ｘ２、およびｘ３とすれば出力信号線３
０８に得られる変換信号ＹはＹ＝Ｘ＋Ｘ１＋Ｘ２＋Ｘ３ となる。ここで記号子は排他的論理和またはモジュロ（
Ｍｏｄｕｌｏ）　２の加算をしめす。すなわちＹはＸ、
Ｘｌ、Ｘ２、およびＸ３の４つの信号の和が偶数のとき
ＰＩＱＩＴ、奇数のときＪｌｌｌｊとなる。またレジス
タ３０１，３０２，３０３は信号Ｘ（７）始まり、すな
わち走査線の始まりにおいて、信号選３１０から供給さ
れる位相信号によりにＩＦ　ＯＩｔにクリアされる。

上記の手法によって得られた変換信号Ｙは、−般にディ
ザ法等によって得られた信号Ｘに比ペランレングスが長
くラン数が少ないため、ディザ法等の周期的な２値化し
きい値を用いて得られた信号Ｘをランレングス符号化す
るよりさらに圧縮効率は高くなる。

〈発明の解決しようとする問題点〉 しかしながら、上述した従来の符号化装置にあっては、
ディザ法等によって得られた信号Ｘから変換信号Ｙを得
るのに信号Ｘをサンプリング・パルスによって１ビツト
ずつレジスタからレジスタへシフトしなければならない
。その結果、信号Ｘのランレングスの長さにかかわらず
信号Ｘから変換信号Ｙを得るのに要する時間は、信号Ｘ
のデータ長に比例するという問題点があった。

〈問題点を解決するための手段、作用および効果〉 本発明は上記従来の符号化装置の問題点に鑑み、従来の
符号化装置が画像信号を１ビツトずつの独立したデータ
として処理しているのに対して、画像信号を１つのデー
タ・ブロックとして取り扱うものであり、中間調を含む
画像信号を周期にで周期的に変化する２値化しきい値に
より２値化して１”と”０”とからなる信号Ｘをｎ　（
ｎ≧ｋ）信号単位で転送する符号化装置において、上記
信号又と該信号Ｘを１．２．”　”　”、（ｋ−１）　
サンプル分それぞれ遅延させた（ｋ−１）個のサンプル
遅延信号との合計に個の信号の和が偶数か奇数かを表わ
す変換信号Ｙに変換する論理変換回路と、該論理変換回
路にｎ信号単位で転送されるｎ個の信号Ｘがすべてｌ＃
　Ｏ１１であることを検出する検出器と、上記論理変換
回路内の上記（ｋ−１）個のサンプル遅延信号がすべて
＋１０１１であることを検出する検出器とを有し、上記
論理変換回路内の上記（ｋ−１）個のサンプル遅延信号
と上記論理変換回路に入力されるｎ個の信号Ｘのデータ
列とがすべてｌ＃　０１１であることを上記検出器が検
出したときｎ個の信号Ｘから上記サンプル遅延信号を形
成することなく所定の上記変換信号Ｙをｎ個出力するよ
うにしたことを特徴としている。

上記構成にかかわる本発明はｎ個の信号又と論理変換回
路内の（ｋ−１）個のサンプル遅延信号との２値判断を
することにより、一定の場合にはｎ個の信号Ｘを遅延さ
せることなく変換信号Ｙをｎ個出力させるので、信号Ｘ
を変換信号Ｙに高速で変換することができるという効果
が得られる。

〈実施例〉 次に、本発明について図面を参照して説明する。

第１図は本発明の第１実施例のシステム構成を示すブロ
ック図である。本実施例では第３図に示された従来例と
同様に２値化しきい値の周期をに＝４として説明する。

第１図において、１０１゜１０２．１０３はそれぞれ１
ビツト幅のレジスタ、１０４．１０５．１０６は排他的
論理和回路である。ディザ法等によって２値化された信
号Ｘは、ＤＭＡ等のパラレル・データ転送装置９１２０
によって、ｎ段（ｎ≧ｋ）のシフト・レジスタ１１１に
書き込まれる。信号Ｘが書き込まれるタイミングは、デ
ータ書き込み読み出しタイミング発生回路１１７が作成
するライト信号１１８によって制御される。シフト・レ
ジスタ１１１のデータがすべて信号線１０７に出力され
るか、または後述するリセット信号１１６がアクティブ
のとき、上記ライト信号１１８はアクティブとなる。シ
フト・レジスタ１１１はサンプリング・パルス１０９に
よって順次レジスタ中のデータを、サンプリング・パル
スの時系列信号として信号線１０７に送り出す。信号線
１０７に送りだされた信号Ｘはレジスタ１０１と排他的
論理和回路１０４に印加される。

レジスタ１０１では信号Ｘを信号線１０９から供給され
るサンプリング・パルスにより１サンプル分遅延させて
、出力を次段のレジスタ１０２および排他的論理和回路
１０４の入力に供給する。レジスタ１０２，１０３もレ
ジスタ１０１と同様の動作をする。レジスタ１０１，１
０２，１０３の出力をＸｌ、ｘ２、およびＸ３とすれば
出力信号線１０８に得られる変換信号Ｙは Ｙ＝、Ｘ＋Ｘ１＋Ｘ２＋Ｘ３ となる。すなわちＹはＸ、Ｘｉ、Ｘ２、ｘ３の信号の和
が偶数のときＩＩ　Ｑ　ＩＩ、奇数のとき＋７１１Ｆと
なる。またレジスタ１０１．１０２．１０３は信号Ｘの
始まり、すなわち走査線の始まりにおいて信号線１１０
から供給される位相信号によってクリアされる。上記の
ようにして得られた変換信号Ｙは、ｎ段のシフト・レジ
スタ１１２に入力されサンプリング・パルス１０９によ
って１ビツトずつ右ヘシフトする。レジスタ１１２に蓄
えられたデータは、書き込み読み出しタイミング発生回
路１１７で作られるリード信号１１９がアクティブにな
るとＤＭＡ等のパラレル・データ転送装置１２１によっ
てシフト・レジスタ１１２から読み出される。シフト・
レジスタ１１１のデータがすべて信号線１０７に出力さ
れるか、またはリセット信号１１６がアクティブのとき
、上記リード信号１１９はアクティブとなる。ここで、
レジスタ１０１．１０２．１０３およびシフトレジスタ
１１１のすべてのデータが”０″ならば、排他的論理和
回路１０６から出力された変換信号Ｙはｎビット連続し
て′″０”が出力される。このｎビットの”０”をサン
プリング・パルス１０９の１クロツクでシフト・レジス
タ１１２に書き込むため次の回路を必要とする。１１３
はシフト・レジスタ１１１のデータ判定回路であり、シ
フト・レジスタ１１１のｎビットのデータがすべてＩＩ
　ＯＩＩであるか否かを判断する。また１１４はレジス
タ１０１．１０２．１０３のデータ判定回路であり、レ
ジスタ１０１，１０２，１０３のデータがすべて”０”
か否かを判定する。１１５はシフト・レジスタ１１２の
リセット信号作成回路でありデータ判定回路１１３，１
１４が共にアクティブであるとき、リセット信号１１６
をアクティブとし、シフト・レジスタ１１２をリセット
する。この動作によりシフト・レジスタ１１１中のデー
タはすべて変換信号Ｙに変換されたことになる。従って
シフト・レジスタ１１１に次のｎビットのデータをサン
プリング・パルスが１クロツクの間隔で書き込むことが
できる。

第２図は本発明の第２実施例のシステム構成を示すブロ
ック図である。第２図は第１図における符号化装置に対
する、受信側の復合化装置の構成例である。変換信号Ｙ
を逆変換する論理回路は、第１図の論理変換回路とほぼ
同じ構成をとる。本図では第１図の場合と同様に２値化
しきい値の周期をに＝４として説明する。第１図の場合
のような符号化装置によって生成された変換信号Ｙは、
ＤＭＡ等のパラレル・データ転送装置２２０によって、
ｎ段（ｎ≧ｋ）のシフト・レジスタ２１１に書き込まれ
る。変換信号Ｙが書き込まれるタイミングは、データ書
き込み読み出しタイミング発生回路２１７が作成するラ
イト信号２１８によって制御される。シフト・レジスタ
２１１はサンプリング・パルス２０９によって順次レジ
スタ中のデータをサンプリング・パルスの時系列信号と
して信号線２０７にお（りだす。２０１，２０２゜２０
３はそれぞれ１ビツト幅のレジスタ、２０４゜２０５．
２０６は排他的論理和回路であり、逆変換論理回路を構
成する。逆変換論理回路に送られた変換信号Ｙは１元の
２値化信号Ｘに等しい信号Ｘ′に変換される。信号線２
０７に送り出された信号Ｙはレジスタ２０１と排他的論
理和回路２０４に印加される。レジスタ２０１では信号
Ｙを信号線２０９から供給されるサンプリング・パルス
により１サンプル遅延させて、出力を次段のレジスタ２
０２および排他的論理和回路２０４の入力に印加する。

レジスタ２０２，２０３も同様の動作をする。またレジ
スタ２０１．２０２．２０３は信号Ｙの始まり、すなわ
ち走査線の始まりにおいて信号線２１０から供給される
位相信号によってクリアされる。従って、変換信号Ｙの
１番目の逆変換信号Ｘ′はｘ’　＝ｙとなる。Ｙ＝Ｘで
あるからＸ″は元の信号Ｘに等しくなる。レジスタ２０
１．２０２．２０３（７）出力Ｘ’　　ｌ、Ｘ’　２、
Ｘ′３はそれぞれＸ’　１＝Ｘ１．Ｘ’　２＝Ｘ２、Ｘ
′３＝Ｘ３となるから、逆変換信ｆＸ′は、Ｘ’　＝Ｙ
＋Ｘ１＋Ｘ２＋Ｘ３ となり、元の信号Ｘが複合される。

上記のようにして得られた信号Ｘ′は、ｎ段のシフト・
レジスタ２１２に入力されサンプリング・パルス２０９
によって１ビツトずつ左ヘシフトする。レジスタ２１２
に蓄えられたデータは、書き込み読み出しタイミング発
生回路２１７で作られるリード信号２１９がアクティブ
になるとパラレル・データ転送装置２２１によってシフ
ト・レジスタ２１２から読み出される。ここで、レジス
タ２０１．２０２，２０３およびシフト・レジスタ２１
１のすべてのデータがｌｌｏ＃ｌならば、排他的論理和
回路２０６から出力された信号ｘｐはｎビット連続して
ｕｏｌ＋が出力される。このｎビットの２０”をサンプ
リング・パルス２０９の１クロツクでシフト・レジスタ
２１２にかきこむため、図１と同様に次の回路を必要と
する。２１３はシフト・レジスタ２１１のデータ判定回
路であり、また２１４はレジスタ２０１，２０２．２０
３のデータ判定回路である。さらに２１５はシフト・レ
ジスタ２１２のリセット信号作成回路である。

以上の回路構成によりシフト・レジスタ２１１中のデー
タはすべて信号Ｘ′に変換される。従ってシフト・レジ
スタ２１１に次のｎビットのデータを、サンプリング・
パルス１クロツクの間隔で書き込むことができる。

以上説明してきたように、上記実施例ではディザ法等の
周期的な２値化しきい値による信号Ｘをランレングスの
長い変換信号Ｙに変換する際、信号Ｘの値をチェックす
ることにより、信号Ｘを変換信号Ｙに高速で変換するこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図。 第２図は本発明の第２実施例を示すブロック図。 第３図は従来例のブロック図である。 １０１．１０２，１０３゜ ２０１．２０２，２０３・・レジスタ。 １０４．１０５，１０６゜ ２０４．２０５，２０６・・排他的論理和回路。 １１１．１１２゜ ２１１．２１２・・・・・・シフト・レジスタ１１３．
１１４゜ ２１３．２１４・・・・・・データ判定回路１１５．２
１５・・・・・・リセット作成回路、１１７．２１７・
・・・・・データ書込み読み出しタイミング 発生回路、 １２０．１２１ ２２０．２２１・・・・・・パラレル・データ転送装置
。 特許出願人　　日本電気株式会社 第１図 第３図

Claims (1)

【特許請求の範囲】
1. 中間調を含む画像信号を周期ｋで周期的に変化する２値
   化しきい値により２値化して”１”と”０”とからなる
   信号Ｘをｎ（ｎ≧ｋ）信号単位で転送する符号化装置に
   おいて、上記信号Ｘと該信号Ｘを１、２、・・・、（ｋ
   −１）サンプル分それぞれ遅延させた（ｋ−１）個のサ
   ンプル遅延信号との合計に個の信号の和が偶数か奇数か
   を表わす変換信号Ｙに変換する論理変換回路と、該論理
   変換回路にｎ信号単位で転送されるｎ個の信号Ｘがすべ
   て”０”であることを検出する検出器と、上記論理変換
   回路内の上記（ｋ−１）個のサンプル遅延信号がすべて
   ”０”であることを検出する検出器とを有し、上記論理
   変換回路内の上記（ｋ−１）個のサンプル遅延信号と上
   記論理変換回路０”であることを上記検出器が検出した
   ときｎ個の信号Ｘから上記サンプル遅延信号を形成する
   ことなく所定の上記変換信号Ｙをｎ個出力するようにし
   たことを特徴とする符号化装置。