JPH06189141A

JPH06189141A - ディザ画像符号化装置

Info

Publication number: JPH06189141A
Application number: JP4355070A
Authority: JP
Inventors: Hidetoshi Kuramoto; 秀俊蔵本
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-12-17
Filing date: 1992-12-17
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】ディザ画像をランレングス方式で符号化する
際、符号化に先立って行う、符号化を効率化するための
データ変換処理を高速化すること。【構成】サイズｋのディザマトリックスでディザ処理
された画像データを、データ変換するに際し、シフトレ
ジスタ３は、入力データをｎ画素（ｎは、ｋの整数倍）
ずつ受け取って順次１画素ずつ出力する。レジスタ４〜
７では、それを順次受け取ってシフトさせながら保持す
る。排他的論理和回路１０からは、該レジスタ４〜７に
保持されている画素の内、黒画素の数が偶数か奇数かを
示す信号を順次出力する。その際、データ判定回路１１
で、シフトレジスタ３内のｎ個の画素のパターンが、レ
ジスタ４〜７のｋ個の画素のパターンと同じになったこ
とを検出したとき、該パターンの黒画素の数が偶数か奇
数かに応じて、シフトレジスタ１３をリセットまたはプ
リセットした後、シフトレジスタ３の値を一括して出力
させるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディザ処理された画像
データを圧縮符号化するディザ画像符号化装置に関する
ものである。

【０００２】

【従来の技術】画像の疑似中間調表現の代表的な方法と
して組織的ディザ法がある。組織的ディザ法は、ｋ×ｋ
画素を階調表現の１つの単位と考え、それに対応するｋ
×ｋの閾値マトリックス（＝ディザマトリックス）を作
り、このディザマトリックスを一種のマスクとして原画
像に重ね合わせ、各画素の濃度とそれに対応する閾値と
を比較して、多値画像を２値化する方法である。なお、
以下、この組織的ディザ法による２値化処理のことを、
単に「ディザ処理」ということにする。ところで、ディ
ザ処理された灰色部分は、黒画素，白画素が周期的に繰
り返されるパターンとなって連続性が悪いため、白黒２
値画像の代表的な圧縮方法であるランレングス符号化方
式を適用しても符号化の効率が悪くなる。それに対処し
た従来技術として、次のようなものがある。

【０００３】図３は、従来のディザ画像符号化装置の概
要を示すブロック図である。図３において、１，１４は
パラレル・データ転送装置、２はタイミング信号発生回
路、３，１３はｎ段（ｎはディザマトリックスの繰り返
し周期ｋの整数倍）のシフトレジスタ、５〜７は１ビッ
トのレジスタ、８〜１０は排他的論理和回路、１１−
１，１１−２はデータ判定回路、１５はリセット信号発
生回路である。この従来技術では、ディザマトリックス
の繰り返し周期ｋを単位として、画素を１ドットずつシ
フトさせながら排他的論理和をとることにより、入力画
素データを符号化し、これに対してランレングス圧縮を
施していた。そしてさらに、符号化装置の構成を、シフ
トレジスタ３内の入力画素がｎ（≧ｋ）ビット連続して
“０”で、かつレジスタ５〜７の画素データも全て
“０”のとき、排他的論理和をとる処理を行うことな
く、そのままｎ個の“０”を出力することにより処理の
高速化を図っていた。

【０００４】図４は、従来のディザ画像符号化装置の動
作を説明するための図である。この例では、４×４ディ
ザマトリックスでディザ処理された画像データを処理す
る場合を示している。この図４を参照しながら、図３の
ディザ画像符号化装置の動作を説明する。各レジスタ５
〜７は、入力データＸの始まり、すなわち走査線の始ま
りにおいてクリア信号Ｃにより“０”にクリアされる。
ディザ処理された入力データＸは、ＤＭＡ(Direct Memo
ry Access)等のパラレル・データ転送装置１によって、
ｎ画素ずつシフトレジスタ３に書き込まれる。入力デー
タＸがシフトレジスタ３に書き込まれるタイミングは、
タイミング信号発生回路２が発生するライト信号Ｗによ
って制御される。ライト信号Ｗは、シフトレジスタ３の
データが全て出力された時、または、後述するリセット
信号ＲＳが出力された時に出力される。

【０００５】シフトレジスタ３にデータが書き込まれる
と、その段階では、レジスタ５〜７はクリアされて出力
は“０”であるので、排他的論理和回路８〜１０の出力
は、シフトレジスタ３内の１番目の画素の値がそのまま
出力される。次に、サンプリングパルスＳＰによって、
まず、１番目の画素がレジスタ５に保持され、その値と
２番目の画素の値が排他的論理和回路８へ与えられ、排
他的論理和回路８からは１番目の画素の値＋２番目の画
素の値（“＋”は、排他的論理和を意味する。以下、同
じ）が出力される。その時、レジスタ６，７の出力は
“０”であるので、排他的論理和回路９，１０の出力
は、排他的論理和回路８の出力がそのまま出力される。

【０００６】その次のサンプリングパルスＳＰによっ
て、１番目の画素はレジスタ５からレジスタ６に移さ
れ、２番目の画素がレジスタ５に保持され、その値と３
番目の画素の値とが排他的論理和回路８に与えられる。
したがって、排他的論理和回路８からは２番目の画素の
値＋３番目の画素の値が出力され、排他的論理和回路９
では、それとレジスタ６に保持されている１番目の画素
の値との排他的論理和がとられて、１番目の画素の値＋
２番目の画素の値＋３番目の画素の値が出力される。そ
の時、レジスタ７の出力は“０”であるので、排他的論
理和回路１０の出力は、排他的論理和回路９の出力がそ
のまま出力される。

【０００７】さらにその次のサンプリングパルスＳＰに
よって、１番目の画素はレジスタ６からレジスタ７に移
され、２番目の画素はレジスタ５からレジスタ６に移さ
れ、３番目の画素がレジスタ５に保持される。その時、
排他的論理和回路８には、レジスタ５の３番目の画素の
値とその次の４番目の画素の値が与えられ、３番目の画
素の値＋４番目の画素の値が出力される。そして、排他
的論理和回路９，１０で２番目の画素の値と１番目の画
素の値とがそれに加えられて、結局、排他的論理和回路
１０からは、１番目の画素の値＋２番目の画素の値＋３
番目の画素の値＋４番目の画素の値が出力される。

【０００８】以下、同様に各排他的論理和回路８〜１０
にデータが与えられていき、結局、排他的論理和回路１
０からは、連続する４画素の値の排他的論理和が順次出
力されていく。すなわち、入力データをＸ、レジスタ５
〜７の出力をＸ_1,Ｘ_2,Ｘ₃とすれば、変換データＹは、Ｙ＝Ｘ＋Ｘ₁＋Ｘ₂＋Ｘ₃ となる。そして、Ｙは、Ｘ，Ｘ₁，Ｘ₂，Ｘ₃の４つの
信号の和（値が“１”である信号の個数）が偶数のとき
“０”、奇数のとき“１”となる。

【０００９】そこで、図５（イ）に示すように、入力デ
ータＸとして、例えば、“１０１０”というような、同
じパターンが繰り返されるデータが入力された場合、変
換データＹとして、先頭部分の例外を除けば、“０”が
連続して出力される。また、図５（ロ）に示すように、
入力データＸとして、例えば、“１０１１”というよう
な、同じパターンが繰り返されるデータが入力された場
合、変換データＹとして、先頭部分の例外を除けば、
“１”が連続して出力される。このように、同じ値が連
続すれば、それをランレングス方式によって圧縮する際
に圧縮効率が向上する。

【００１０】上記従来技術では、さらに、データ判定回
路１１−１，１１−２でシフトレジスタ３とレジスタ５
〜７のデータをみていて、それらの全ての値が“０”に
なった時は、リセット信号発生回路１５からシフトレジ
スタ１３にリセット信号ＲＳを与えて、シフトレジスタ
１３のデータを全て“０”にするようにしている。その
後、タイミング信号発生装置２からリード信号Ｒを与え
て、シフトレジスタ１３からデータを読み出す。

【００１１】すなわち、シフトレジスタ３とレジスタ５
〜７のデータが全て“０”なら、それらを順次シフトさ
せながら排他的論理和をとっても、その出力は“０”が
連続して出力されることになり、結果的に同じ出力が得
られるが、上のようにすれば、いちいちデータをシフト
させない分、速く処理できることになる。このように、
上記従来技術によれば、ディザ処理画像を効率よく符号
化することができる。なお、このようなディザ画像符号
化装置に関連する従来の文献としては、例えば、特開昭
６３−１２３２７２号公報がある。

【００１２】

【発明が解決しようとする課題】しかしながら、前記し
た従来の技術には、グレースケールのディザ画像で、画
素データが連続して“０”になることは、一般的に考え
てそう多く発生することではないので、処理速度のあま
り大きな向上は期待できないという問題点があった。本
発明は、そのような問題点を解決することを課題とする
ものである。

【００１３】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、サイズｋのディザマトリックスでディ
ザ処理された画像データを、ｎ（ｎは、ｋの整数倍）画
素単位で転送するディザ画像符号化装置において、入力
データをｎ画素ずつ受け取って、順次１画素ずつ出力す
る第１のシフトレジスタと、該第１のシフトレジスタか
ら出力された画素を順次受け取ってシフトさせながらｋ
個の連続する画素を保持するレジスタ群と、該レジスタ
群に保持されている画素の内、黒画素の数が偶数か奇数
かを示す信号を順次出力する論理回路と、該論理回路の
出力信号を順次シフトさせながち保持していき、保持し
ている信号の数がｎ個になったとき一括してそれらを出
力する第２のシフトレジスタと、上記第１のシフトレジ
スタ内のｎ個の画素のパターンが上記レジスタ群内のｋ
個の画素のパターンの繰り返しパターンになったとき、
上記第２のシフトレジスタを、上記レジスタ群内のｋ個
の画素の内、黒画素の数が偶数であればリセットし、奇
数であればプリセットした後第２のシフトレジスタの値
を一括して出力させるリセット・プリセット信号発生回
路とを具えることとした。

【００１４】

【作用】上記第１のシフトレジスタ内のｎ個の画素
のパターンが上記レジスタ群内のｋ個の画素のパターン
の繰り返しパターンになったとき、上記第２のシフトレ
ジスタを、上記レジスタ群内のｋ個の画素の内、黒画素
の数が偶数であればリセットし、奇数であればプリセッ
トした後第２のシフトレジスタの値を一括して出力す
る。そのため、前記従来技術のように、シフトレジスタ
３とレジスタ５〜７の全ての値が“０”になった時だけ
に限らず、画素のパターンが同一になった時はどの様な
パターンでも論理回路によるｎ画素分の処理を省略して
出力するので、その分処理の高速化が図れることにな
る。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明のディザ画像符号化装置の
概要を示すブロック図である。符号は、図３のものに対
応し、４はレジスタ、１２はリセット・プリセット信号
発生回路である。図３に示す従来技術と比較して、シフ
トレジスタ３とレジスタ５，排他的論理和回路８との間
にもう一つのレジスタ４を挿入し、リセット信号発生回
路１５の代わりにリセット・プリセット信号発生回路１
２を設けている。また、データ判定回路の機能として、
上記従来技術では、シフトレジスタ３及びレジスタ５〜
７の値が全て“０”であるか否かを判定していたのに対
して、本発明では、レジスタ４〜７で形成されるビット
パターンとシフトレジスタ３内のビットパターンとが一
致するか否かを判定する。

【００１６】図２は、本発明のディザ画像符号化装置の
動作を説明するための図である。この例では、図４の場
合と同様に、４×４ディザマトリックスでディザ処理さ
れた画像データを処理する場合を示している。この図２
を参照しながら、図１のディザ画像符号化装置の動作を
説明する。上記従来技術におけるレジスタ５〜７と同様
に、各レジスタ４〜７は、入力データＸの始まりにおい
てクリア信号Ｃにより“０”にクリアされる。ディザ処
理された入力データＸは、パラレル・データ転送装置１
によって、ｎ画素ずつシフトレジスタ３に書き込まれ
る。入力データＸがシフトレジスタ３に書き込まれるタ
イミングは、タイミング信号発生回路２が発生するライ
ト信号Ｗによって制御される。ライト信号Ｗは、シフト
レジスタ３のデータが全て出力された時、または、後述
するリセット信号ＲＳ，プリセット信号ＰＲが出力され
た時に出力される。

【００１７】シフトレジスタ３にデータが書き込まれる
と、その段階では、レジスタ４〜７はクリアされて出力
は“０”であるので、排他的論理和回路８〜１０の出力
は“０”である。次に、サンプリングパルスＳＰによっ
て、まず、１番目の画素がシフトレジスタ３からレジス
タ４に移され、その値が排他的論理和回路８に与えられ
る。その時、レジスタ５の出力は“０”で排他的論理和
回路８のもう一方の入力が“０”であるので、排他的論
理和回路８からはレジスタ４の１番目の画素の値がその
まま出力される。

【００１８】その次のサンプリングパルスＳＰによっ
て、１番目の画素はレジスタ４からレジスタ５に移さ
れ、レジスタ４には２番目の画素が保持される。その
時、排他的論理和回路８からは１番目の画素の値＋２番
目の画素の値が出力される。その時、レジスタ６，７の
出力は“０”であるので、排他的論理和回路９，１０の
出力は、排他的論理和回路８の出力がそのまま出力され
る。

【００１９】さらにその次のサンプリングパルスＳＰに
よって、１番目の画素はレジスタ５からレジスタ６に移
され、２番目の画素はレジスタ４からレジスタ５に移さ
れ、レジスタ４には３番目の画素が保持される。その
時、排他的論理和回路８からは２番目の画素の値＋３番
目の画素の値が出力され、排他的論理和回路９では、そ
れとレジスタ６に保持されている１番目の画素の値との
排他的論理和がとられて、１番目の画素の値＋２番目の
画素の値＋３番目の画素の値が出力される。その時、レ
ジスタ７の出力は“０”であるので、排他的論理和回路
１０の出力は、排他的論理和回路９の出力がそのまま出
力される。

【００２０】さらにその次のサンプリングパルスＳＰに
よって、１番目の画素はレジスタ６からレジスタ７に移
され、２番目の画素はレジスタ５からレジスタ６に移さ
れ、３番目の画素がレジスタ４からレジスタ５に移さ
れ、レジスタ４には４番目の画素が保持される。その
時、排他的論理和回路８からは３番目の画素の値＋４番
目の画素の値が出力される。そして、排他的論理和回路
９，１０で２番目の画素の値と１番目の画素の値とがそ
れに加えられて、結局、排他的論理和回路１０からは、
１番目の画素の値＋２番目の画素の値＋３番目の画素の
値＋４番目の画素の値が出力される。

【００２１】以下、同様に各排他的論理和回路８〜１０
にデータが与えられていき、結局、排他的論理和回路１
０からは、前記従来技術と同様に、連続する４画素の値
の排他的論理和が順次出力されていく。すなわち、レジ
スタ４の出力をＸ₀、レジスタ５〜７の出力をＸ_1,Ｘ_2,
Ｘ₃とすれば、変換データＹは、Ｙ＝Ｘ₀＋Ｘ₁＋Ｘ₂＋Ｘ₃ となる。そして、Ｙは、Ｘ₀，Ｘ₁，Ｘ₂，Ｘ₃の４つ
の信号の和（値が“１”である信号の個数）が偶数のと
き“０”、奇数のとき“１”となる。入力データＸと変
換データＹとの関係も、従来技術と同様、図５に示すよ
うになる。

【００２２】本発明では、さらに、データ判定回路１１
でシフトレジスタ３とレジスタ４〜７のデータをみてい
て、シフトレジスタ３内のビットパターンと、レジスタ
４〜７で形成されるビットパターンとが一致したとき、
リセット・プリセット信号発生装置１２に通知する。そ
の時、リセット・プリセット信号発生装置１２では、レ
ジスタ４〜７のビットパターン中の“１”の個数が偶数
であるときは、リセット信号ＲＳを出力して、シフトレ
ジスタ１３をリセットして、そのｎビット全てを“０”
にする。また、レジスタ４〜７のビットパターン中の
“１”の個数が奇数であるときは、プリセット信号ＰＲ
を出力して、シフトレジスタ１３をプリセットして、そ
のｎビット全てを“１”にする。

【００２３】すなわち、シフトレジスタ３内のビットパ
ターンと、レジスタ４〜７で形成されるビットパターン
とが一致し、かつレジスタ４〜７のビットパターン中の
“１”の個数が偶数であれば、それらを順次シフトさせ
ながら排他的論理和をとっても、その出力は“０”が連
続して出力されることになり、結果的に同じ出力が得ら
れるが、上のようにすれば、いちいちデータをシフトさ
せない分、速く処理できることになる。シフトレジスタ
３内のビットパターンと、レジスタ４〜７で形成される
ビットパターンとが一致し、かつレジスタ４〜７のビッ
トパターン中の“１”の個数が奇数の場合も同様であ
る。

【００２４】例えば、図５（イ）の入力データＸが入力
された場合、最初の８画素分のデータ群Ａ，Ｂが処理さ
れた後、次の８画素分のデータ群Ｃ，Ｄがシフトレジス
タ３に書き込まれると、その時、レジスタ４〜７には、
その前の４画素分のデータ群Ｂが保持されている。そし
て、シフトレジスタ３内のデータ群Ｃ，Ｄは、レジスタ
４〜７に保持されているデータ群Ｂと同じパターンの繰
り返したものになり、その中の“１”の個数は偶数であ
るので、変換データＹのデータ群ａ，ｂに続くデータ群
ｃ，ｄは、シフトレジスタ１３をリセットすることによ
り、一括して８個の“０”を出力することができる。こ
のように、本発明によれば、ディザ処理画像をより一層
効率よく符号化することができる。

【００２５】図６は、変換データを逆変換するための回
路の一例を示すブロック図である。図６において、１６
〜１８は上記レジスタ５〜７と同様なレジスタ、１９〜
２１は上記排他的論理和回路８〜１０と同様な排他的論
理和回路である。まず、各レジスタ１６〜１８は、変換
データＹの始まりにおいてクリア信号により“０”にク
リアされる。その後、変換データＹが１ビットずつ図６
の右側から入力されると、順次データＸとして、元の画
素データに逆変換されていく。

【００２６】例えば、図５（イ）の変換データＹを順次
入力する場合で説明すると、最初のデータ“１”が入力
されると、その段階では、レジスタ１６〜１８はクリア
されていて出力は全て“０”であるので、排他的論理和
回路２１からは“１”が出力されると共に、レジスタ１
６に保持される。それに続いて次のデータ“１”が入力
されると、レジスタ１６の出力が“１”であるので、排
他的論理和回路１９の出力は“０”となり、また、レジ
スタ１７，１８の出力は“０”であるので、排他的論理
和回路２０，２１の出力は、排他的論理和回路１９の出
力と同じ“０”となる。そして、そのレジスタ１６の
“１”がレジスタ１７に移され、排他的論理和回路２１
から出力された“０”がレジスタ１６に保持される。

【００２７】続いてその次のデータ“０”が入力される
と、レジスタ１６の出力が“０”であるので、排他的論
理和回路１９の出力は“０”となり、また、レジスタ１
７の出力が“１”であるので、排他的論理和回路２０の
出力は“１”となり、レジスタ１８の出力は“０”であ
るので、排他的論理和回路２１の出力は、排他的論理和
回路２０の出力と同じ“１”となる。そして、レジスタ
１７の“１”がレジスタ１８に移され、レジスタ１６の
“０”がレジスタ１７に移され、排他的論理和回路２１
から出力された“１”がレジスタ１６に保持される。こ
のような処理を繰り返し行うと、結局、図５（イ）の入
力データＸが復元される。

【００２８】

【発明の効果】以上述べた如く、本発明のディザ画像符
号化装置によれば、シフトレジスタと各レジスタの全て
の値が“０”になった時だけに限らず、画素のパターン
が同一になった時はどの様なパターンでも論理回路によ
るｎ画素分の処理を省略して出力するので、その分処理
の高速化が図れるようになった。

【図面の簡単な説明】

【図１】本発明のディザ画像符号化装置の概要を示す
ブロック図

【図２】本発明のディザ画像符号化装置の動作を説明
するための図

【図３】従来のディザ画像符号化装置の概要を示すブ
ロック図

【図４】従来のディザ画像符号化装置の動作を説明す
るための図

【図５】入力データと変換データの一例を示す図

【図６】変換データを逆変換するための回路の一例を
示すブロック図

【符号の説明】

１，１４…パラレル・データ転送装置、２…タイミング
信号発生回路、３，１３…シフトレジスタ、４〜７，１
６〜１８…レジスタ、８〜１０，１９〜２１…排他的論
理和回路、１１…データ判定回路、１２…リセット・プ
リセット信号発生回路、１５…リセット信号発生回路

Claims

【特許請求の範囲】

【請求項１】サイズｋのディザマトリックスでディザ
処理された画像データを、ｎ（ｎは、ｋの整数倍）画素
単位で転送するディザ画像符号化装置において、入力デ
ータをｎ画素ずつ受け取って、順次１画素ずつ出力する
第１のシフトレジスタと、該第１のシフトレジスタから
出力された画素を順次受け取ってシフトさせながらｋ個
の連続する画素を保持するレジスタ群と、該レジスタ群
に保持されている画素の内、黒画素の数が偶数か奇数か
を示す信号を順次出力する論理回路と、該論理回路の出
力信号を順次シフトさせながち保持していき、保持して
いる信号の数がｎ個になったとき一括してそれらを出力
する第２のシフトレジスタと、上記第１のシフトレジス
タ内のｎ個の画素のパターンが上記レジスタ群内のｋ個
の画素のパターンの繰り返しパターンになったとき、上
記第２のシフトレジスタを、上記レジスタ群内のｋ個の
画素の内、黒画素の数が偶数であればリセットし、奇数
であればプリセットした後第２のシフトレジスタの値を
一括して出力させるリセット・プリセット信号発生回路
とを具えたことを特徴とするディザ画像符号化装置。