JPS63124110A - 直線加減速回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サーボ制御される工作機械全般。

例えば数値制御工作機械等に適用される直線加減速回路
に関する。

〔従来の技術〕

第３図は従来の直線加減速回路を示すブロック図であり
、３１はマイクロコンビ晶−夕等のＣＰＵ、ｓ２はイン
タフェース、３３はバイナリレートマルチプライヤ（以
下ＢＲＭと略す）、３４抹速度指令パルス発生回路を示
す。

第３図において１例えば第２図に示す様な速度パターン
を指令する場合の例について説明する。

第２図の目標速度マと加減速時定数ｔ、から速度変更間
隔Δｔの時の速度変更値Ｎｔ−あらかじめソフトウェア
処理で算出しておくものとする。移動が指令されると、
最初に速度ＮがＣＰＵ５１からインタフェース３２を経
由してＢＲＭＪＪに入力される１次に時間Δｔが経過す
ると速度Δだけ加算された速度が同様の方法でＢＲＭ、
ｙ３に入力される。この様に時間Δｔが経過する毎に速
度ｙだげ加算された値がその時の速度としてＢＲＭｓｓ
に入力されるため指令速度扛第２図で示す様な速度パタ
ーンとなる。（実際にＢＲＭＪＪに入力される値は、指
令速度をもとに速度レートに変更された値である）。

第３図においてＣＰＵＪＪ（２）速度指令は、第２図の
目標速度マの時の値なシ速夏指令パルス発生回路Ｓ４か
ら指令に応じた速度パルス列が出力される。この値がＢ
ＲＭｊＪに入力もれた速度レートにより分周されて８ｇ
２図の様な速度パターンの速度指令パルス出力が得られ
る。

〔発明が解決しようとする問題点〕

一般に、機械が停止している状態から目標の速度で動作
させる場合、或いは、一定速度で動作している機械を停
止させる場合に１１．滑らかな加減速を行い、短時間に
加速減速を行う必要がある。

しかしながら上記従来の方式では、ソフトウェア主体の
処理のため、速度を変更する間隔（第２図の△ｔ）が長
くなシ、そのため加減速か荒くカるので滑らかな加減速
かできないという欠点がある。

特に加減速時定数が小さいときにＬ欠点が一層顕著に現
われてくる。

本発明は、上記従来の問題点を解消し、高速且つ円滑な
直線加減速動作を実現することができる直線加減速回路
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明による直線加減速回路は、直線加減速０時定数を
決定するための加速度パルス発生回路と、入力された加
速度指令を速度指令に変換するためのカウンタと、指令
された速度に対応するパルス列を発生する速度指令パル
ス発生回路と、この速度指令パルス発生回路および前記
カウンタの各出力を入力して速度パルス出力を発生する
ＢＲＭとを具備してなることを特徴とし、ＢＲＭに入力
される直線加減速速度パターン（速度レート）を従来の
ソフトウェア処理から、加速度パルス発生回路、アップ
／ダウンカウンタ及び簡単な附属回路で構成される回路
によシ処理し、処理の高速化（速度変更間隔を短くした
）を図シ、高速で滑らかな直線加減速動作を実現するよ
うになされている。

〔作用〕

本発明においては、加速又は減速指令が入力されると、
加速度パルス発生回路から出力されるパルス列がカウン
タに入力される。（加速の時にはアップ、減速の時には
ダウン）。カウンタに入力された加速度パルスは積分さ
れるためアップ／ダウンカウンタの出力が加速度の積分
値、即ち速度データとなる。この速度データはＢＲＭの
レートとしてＢＲＭに入力されＢＲＭの入力パルスの分
周比の役目を果す、従りてＢＲＭの入力に目標とする速
度のパルス列を与えておき、これｖｃＢＲＭのレート入
力値を加速度パルスの周期で変更していくと、ＢＲＭの
出力からは加速度用のパルス列に従った速度指令パルス
が出力される。一方上限又は下限速度の検出回路によシ
加減連中に目標速度又は下限速度を検出するとその値に
固定される。

〔実施例〕

！１図は１本発明の一実施例を示すブロック図でおり、
１１は加速度を決めるための基本周波数を発生させるた
めの加速度パルス発生回路で、この周期が速度変更の周
期となる。一般に周波数はコンビエータのソフトウェア
によシ変更することかできる。１２は入力された加速度
指令を速度指令に変換するためのアップ／ダウンカウン
タでアシ、加速の時にはアップ、減速の時にはダウンカ
ウントとする。１３は入力パルスを指令されたレー）（
Ｄ出力パルスに変更する機能を有するＢＲＭ。

１４は減速停止時に速度が設定された下限速度に到達し
たかどうかを検出する下限速度検出回路で。

この回路は目標位置へ到達する前に速度がＯとなった時
（計算誤差等で）のことを考慮して設けた回路である。

１５は加速時に速度が上限速度に到達したかどうかを検
出する上限（目標）速度検出回路で、上限速度が検出さ
れた後は加速動作は終了したものとして定速へ移行する
。１６ｆｉ論理積の機能を有する論理素子の入ＮＤ＠路
、１７は論理反転の機能を有する論理素子のＮＯＴ回路
。

１８はマイクロコンビエータ等のＣＰＵ、Ｊ！？はＣＰ
Ｕ１ｓから指令された速度に対応するパルス列を発生さ
せるための速度指令パルス発生回路で。

このパルス列の周波数が移動速度となる。

本発明の上記一実施例の作用の説明として、第２図で示
す加速、定速、減速、停止の速度パターンについて説明
する。

第２図の加減速時定数ｔｔｌｈ上限速度マ、及び時間Δ
を等から加速度周波数を決定し、ＣＰＵ１ｓから加速度
データを指令すると、加速度パルス発生回路１１により
加速度値に応じたパルス列が出力される。一方ＣＰＵＪ
＆から指令された速度指令によシ、速夏指令パルス発生
回路１９から、指令に応じた速度パルス列が出力され、
ＢＲＭＪＪに入力される。ＢＲＭｌｓに入力されるパル
ス社。

第２図の目標速度マの時のパルス列であるが、この時は
アップ／ダウンカウンタ１２の出力、即ちＢＲＭＩ３の
レート入力がＯのため速度パルスは出力されない。

次にＣＰＵｚ　ｓから加速指令が指令されると。

ＡＮＤ回路１６の粂件か満足されるため、アップ／ダウ
ンカウンタ１２のＵＰ大入力加速度パルスか入力される
。加速度パルスか入力される毎にアップ／ダウンカウン
タ１２かカウントアツプしていくため、ＢＲＭＪＪのレ
ート入力も加速度パルスに応じて増加していく、従つて
これに伴い速度パルス出力も順次増加していくため、直
線加速動作か実現する。

加速中に、第２図の目標速度に到達すると、上限速度検
出回路１５が働きＮＯＴ回路１７によシ信号が反転して
人ＮＤ回路１６に入力ｉれる。従って、アップ／ダウン
カウンタ１２への加速度パルスの入力が停止し、アップ
／ダウンカウンタ１２の出力も固定されるため、速度パ
ルス出力の周波数は一定となり、定速動作となる。

定速動作中にＣＰＵＪ　ｇの加速指令をＯＦＦ　Ｌ減速
指令をＯＮすると（ソフトウェアで指令する）加速度パ
ルスがＡＮＤ回路１６を経由して、アップ／ダウンカウ
ンタ１２のＤＯｗＮ　入力に入力される。加速度パルス
が入力される毎にアップ／ダウンカウンタ１２がカウン
トダウンしていくためＢＲＭＩ　ｓのレート入力も加速
度パルスに応じて減少していく、従って、これに伴い速
度パルスも順次減少していくため、直線減速動作か実現
する。

減速中に、下限速度に到達すると、下限速度検出回路１
４が働き、上限速度検出の場合と同様に減速が停止し、
速度パルスは下限速度の周波数（−定）となる、七の後
目標とする位置へ到達すると完全に停止する。なお上記
の上限速度検出回路Ｊ６及び下限速度検出回路１４への
上限速度又は下限速度の設定はＣＰＵＩ　ｇからソフト
ウェアで行う。

〔発明の効果〕 本発明によれば、直線加減速の処理が従来のソフトウェ
ア処理からハードウェア処理に変更されるため、高速で
かつ滑らかな直線加減速動作を実現することができる。

さらに１本発明による回路は極めて簡単でアシ、かつそ
の部品点数も少ないため偏価格で実現することができる
等の優れた効果が奏せられる。

【図面の簡単な説明】

第１図は本発明の一実施例としての直線加減速回路の構
成を示すブロック図、第２図は加減速速度パターン図、
第３図社従来の直線加減速回路の構成を示すブロック図
である。 １１・・・加速度パルス発生回路、１２・・・アップ／
ダウンカウンタ、１３・・・ＢＲＭ、１８・・・ＣＰＵ
。 １９・・・速度指令パルス発生回路。 出願人復代理人　弁理士　　鈴　江　武　彦速度 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 直線加減速の時定数を決定するための加速度パルス発生
   回路と、入力された加速度指令を速度指令に変換するた
   めのカウンタと、指令された速度に対応するパルス列を
   発生する速度指令パルス発生回路と、この速度指令パル
   ス発生回路および前記カウンタの各出力を入力して速度
   パルス出力を発生するバイナリレートマルチプライヤと
   を具備してなることを特徴とする直線加減速回路。