JPS63127380A - ビツトマツプ描画装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数のビットマップメモリプレ−ンを備え
たビットマツプ描画装置に関する。

（従来の技術） ビットマツプディスプレイ装置等、ビットマツプメモリ
を使用したビットマツプ描画装置では、従来は第６図に
示すように、ビットマップメモリプレーン１１−１〜１
１−ｎのメモリバス１２は、１本のデータバス１３と、
１本のアドレスバス１４と、１本の制御バス１５とから
構成されていた。このような構成のビットマツプ描画装
置では、複数のメモリブレーン１１−１〜１１−ｎを有
していても、１回のメモリサイクル内では、ただ１つの
メモリブレーンだけしか動作できないのが一般的であっ
た。また、たとえ複数のメモリブレーンの動作が許され
たとしても、これらメモリブレーンは、１回のメモリサ
イクル内では全て同一のメモリ動作（メモリライト動作
）しか行なえなかった。即ち、例えばメモリブレーン１
１−１がメモリリード動作中に、メモリブレーン１１−
２がメモリライト（リードモディファイライト）動作を
行なうことはできなかった。このため、メモリブレーン
１１−１が文字フォント登録用ブレーン、メモリブレー
ン１１−２が表示用ブレーンであるものとすると、メモ
リブレーン１１−１からメモリブレーン１１−２への文
字フォントのコピー〈ブレーン間コピー）を行なう場合
などでは、１回（１ワード）のコピーに、第７図に示す
ようにメモリブレーン１１−１をソースプレーンとして
メモリリード動作が行なわれるメモリリードサイクルと
、メモリブレーン１１−２をデスティネーションプレー
ンとしてメモリライト動作が行なわれるメモリライトサ
イクルの２メモリサイクルを必要とし、問題であった。

（発明が解決しようとする問題点） 上記したように従来のビットマツプ描画装置では、ソー
スプレーンとデスティネーションプレーンとが同一メモ
リサイクルで動作できないため、メモリブレーン間コピ
ーなどで必要となるブレーン間データ転送が高速化でき
ない問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、ソースプレーンとデスティネーションプレーンとが同
一メモリサイクルで動作することができ、もってメモリ
ブレーン間コピーなどで必要となるブレーン間データ転
送の高速化が図れるビットマツプ描画装置を提供するこ
とにある。

［発明の構成］ （問題点を解決するための手段と作用）この発明では、
メモリバスのアドレスバス並びに制御バスがそれぞれ２
本（２系統）用意される。このメモリバスに接続される
複数のビットマップメモリプレーン内には、２本のアド
レスバスの切替えを行なう第１マルチプレクサと、２本
の制御バスの切替えを行なう第２マルチプレクサと、こ
れら第１および第２マルチプレクサを制■するフリップ
フロップと、第１および第２マルチプレクサの出力に応
じてアドレッシングされるメモリブロックと、このメモ
リブロックからの読出しデータを一時保持してデータバ
スに出力するパイプラインレジスタとが、それぞれ設け
られる。また、この発明では、上記複数のビットマップ
メモリプレーンからソースおよびデスティネーションプ
レーンを選択指定する主制御手段と、この主制御手段に
より選択指定されたメモリブレーン間のデータ転送制御
を行なうためのメモリデータ転送制御回路であって、上
記２本のアドレスバスのいずれか一方にソースプレーン
内領域を指定するメモリアドレスを発生する第１アドレ
ス発生器と上記２本のアドレスバスのいずれか一方にデ
スティネーションプレーン内領域を指定するメモリアド
レスを発生する第２アドレス発生器とを有するメモリデ
ータ転送制御回路とが設けられる。上記の構成によれば
、２本のアドレスバス並びに２本の制御バスの一方を用
いてソースプレーンのメモリリード動作を行ないながら
、他方を用いてデスティネーションプレーンのメモリラ
イト（リードモディファイライト）動作を行なうことが
できる。

（実施例） 第１図はこの発明の一実浦例に係るビットマツプ描画装
置のブロック構成を示す。同図において、２１は装置全
体を制御する制御プロセッサ、２２は制御プロセッサ２
１のシステムバス、２３は図示せぬホストコンピュータ
等との間の通信用インタフエースであるホストインタフ
ェースである。３０−１゜３０−１・・・３０−ｎは表
示イメージの記憶、漢字やシンボル等の記憶などに供さ
れるビットマツプメモリプレーン（以下、単にメモリプ
レーンと称する）、４１は表示モニタ、４２はメモリプ
レーン３０−１〜３０−ｎの内容を表示モニタ４１に表
示するための表示制御を行なう表示制御回路である。

５０はメモリプレーン３０−１〜３０−ｎのメモリバス
、６０は制御プロセッサ２１がメモリプレーン３ｏ−１
〜３０−ｎをアクセスするための制御、メモリプレーン
３０−１〜３０−０間のデータ転送制御などを行なうメ
モリデータ転送制御回路である。メモリバス５ｏは、メ
モリデータの転送に供される１本（１系統）のデータバ
ス５１と、メモリアドレスの転送に供される２本のアド
レスバス５２ａ、５２ｂと、リード要求信号およびライ
ト（リードモディファイライト）要求信号などの各種メ
モリ制御信号の転送に供される２本の制御バス５３ａ、
　５３ｂとから成る。

第２図は第１図のメモリプレーン３０−ｉ　（ｉ　−１
。

２・・・ｎ）のブロック構成を示すもので、３１は例え
ばＲＡＭ構成のメモリブロックである。３２はアドレス
バス５２ａまたは５２ｂのいずれが一方をメモリブロッ
ク３１のアドレスバスとして選択するマルチプレクサ（
以下、ＭＬＪＸと称する）、３３は制御バス５３ａまた
は５３ｂのいずれが一方をメモリブロック３１の制御バ
スとして選択するＭＵＸ　（マルチプレクサ）、３４は
ＭＵＸ３２，３３の選択制御信号を出力するフリップ７
０ツブ（以下、Ｆ／Ｆと称する）である。このＦ　／　
Ｆ　３４は、第１図のシステムバス２２を介して制御プ
ロセッサ２１により操作（セット／リセット）されるよ
うになっている。また、ＭＵＸ３２，３３の出力はメモ
リブロック３１のそれぞれアドレス入力ボート（ＡＤＤ
ＲＥＳＳ＞、副葬信号入力ボート（ＣＯＮＴＲＯＬ）に
接続されている。３５はデータバス５１からの入力デー
タを一方の入力とし、メモリブロック３１からの読出し
データを他方の入力とする演算器（以下、ＡＬＵと称す
る）、３６はメモリブロック３１からの読出しデータを
一時ラッチするパイプラインレジスタ（Ｒ）である。Ａ
　Ｌ　Ｕ　３５の出力はメモリブロック３１のデータ入
出力ポート（ＤＡＴＡ）に接続され、レジスタ３６の出
力はデータバス５１に接続されている。

第３図は第１図のメモリデータ転送制御回路６０のブロ
ック構成を示すもので、６１はメモリプレーン３０−１
〜３Ｏ−ｎＩＩｌのデータ転送制御などを行なう転送制
御回路である。６２はメモリプレーン３０−１〜３０−
ｎのうちソースプレーンとして指定されているメモリプ
レーンの任意の矩形領域のアドレスを発生するアドレス
発生器、６３はメモリプレーン３０−１〜３０−ｎのう
ちデスティネーションプレーンとして指定されているメ
モリプレーンの任意の矩形領域のアドレスを発生するア
ドレス発生器である。アドレス発生器６２．６３は、制
御プロセッサ２１からの指示によりアドレスバス５２ａ
、５３ｂのいずれにも接続可能なようになっている。但
し第３図では、アドレス発生器６２がアドレスバス５２
ａに、アドレス発生器６３がアドレスバス５２ｂに、そ
れぞれ接続されている状態が示されている。

次に、この発明の一実施例の動作を、メモリプレーン３
０−１内の成るメモリ領域Ａの内容をメモリプレーン３
０−２の別のメモリ領域Ｂにコピーするブレーン間コピ
ーを例にとって、第４図の動作説明図、第５図のタイミ
ングチャートを参照して説明する。

まず制御プロセッサ２１は、メモリデータ転送制御回路
６０のアドレス発生器６２に対してはメモリ領域Ａを対
象とするソースアドレス（メモリリードアドレス）を生
成するように、アドレス発生器６３に対してはメモリ領
域Ｂを対象とするデスティネーションアドレス（メモリ
ライトアドレス）を生成するように、それぞれシステム
バス２２を介してセットアツプ動作を行なう。また制御
ブ０セッサ２１は、メモリプレーン３０−１においては
メモリブロック３１のアドレスバス、制御バスとしてア
ドレスバス５２ａ、制御バス５３ａがＭＵＸ３２，３３
により選択されるように同プレーン３０−１内のＦ　／
　Ｆ　３４を操作（例えばセット操作）し、メモリプレ
ーン３ｏ−２においてはメモリブロック３１のアドレス
バス、制御バスとしてアドレスバス５２ｂ、制御バス５
３ｂがＭＬＪＸ３２，３３により選択されるように同ブ
レーン３０−２内のＦ　／　Ｆ　３４を操作（例えばリ
セット操作）する。

次に制御プロセッサ２１は、メモリブレーン３０−１゜
３０−２・・・３０−ｏのうちソースプレーンであるメ
モリブレーン３０−１のみデータバス５１へのデータ出
力（データ読出し出力）を許可し、その他のメモリブレ
ーンについては全てデータ出力禁止状態に設定する。ま
た制御プロセッサ２１は、メモリブレーン３０−１．３
０−２・・・３０−ｎのうちデスティネーションプレー
ンであるメモリブレーン３０−２のみメモリブロック３
１への自込みを許可し、その他のメモリブレーンについ
ては全て出込み禁止状態に設定する。更に制御プロセッ
サ２１は、デスティネーションプレーンであるメモリブ
レーン３０−２内のＡＬＵ３５の演ｎ−ｆニード（ＡＮ
Ｄ、ＯＲ，ＥＸＯＲ，左側入力スルー等）の設定を行な
う。なお、読出し出力禁止／許可、書込み禁止／許可お
よび演算モードを指定するためのレジスタ類は、第２図
では省略されているが各メモリブレーン３０−１〜３０
−ｎ内に設けられており、制御プロセッサ２１により設
定される。

制御プロセッサ２１は以上の設定動作を終了すると、メ
モリデータ転送制御回路６０の転送制御回路６１に対し
、メモリブレーン３０−１からメモリブレーン３０−２
へのブレーン間コピーを指示するコマンドをシステムバ
ス２２経出で転送し、ブレーン間コピーのデータ転送の
起動をかける。これにより転送制御回路６１は、上記コ
マンドをもとに、第５図のタイミングチャートで示され
るデータ転送が行なわれるように各部を制御する。即ち
、転送制御回路６１は、制御バス５３ａ〈のメモリリー
ド要求信号線）上にはリード要求信号を、制御バス５３
ｂ（のメモリライト要求信号ＩＩ）上にはライト要求信
号を、それぞれ出力する。またアドレス発生器６２は、
アドレスバス５２ａ上に、メモリ領域Ａを対象とするソ
ースアドレス（メモリリードアドレス）を１メモリサイ
クル毎に更新出力し、アドレス発生器６３は、アドレス
バス５２ｂ上に、メモリ領域Ｂを対象とするデスティネ
ーションアドレス（メモリライトアドレス）を１メモリ
サイクル毎に更新出力する。

アドレス発生器６２から１メモリサイクル毎に更新出力
されるソースアドレスは、アドレスバス５２ａを介して
メモリブレーン３０−１に導かれ、同ブレーン内のＭＵ
Ｘ３２により選択されてメモリブロック３１のアドレス
入力ボートに供給される。またメモリブレーン３０−１
内のメモリブロック３１の制御信号入力ポートには、転
送制御回路６１から制御バス５３ａ上に出力されたリー
ド要求信号がＩＶＴＵＸ３３を介して導かれる。これに
より、メモリブレーン３０−１においては、メモリブロ
ック３１を対象とするメモリリード動作が１メモリサイ
クル毎に行なわれる。

一方、アドレス発生器６３から１メモリサイクル毎に更
新出力されるデスティネーションアドレスは、アドレス
バス５２ｂを介してメモリブレーン３０−２に導かれ、
同ブレーン内のＭＵＸ３２により選択されてメモリブロ
ック３１のアドレス入力ボートに供給される。またメモ
リブレーン３０−２内のメモリブロック３１の制御信号
入力ポートには、転送制御回路６１から制御バス５３ｔ
）上に出力されたう１′１・要求信号がＭＵＸ３３を介
して導かれる。これにより、メモリブレーン３０−２に
おいては、メモリブロック３１を対象とするリードモデ
ィファイライト動作が１メモリサイクル毎に行なわれる
。

さて、メモリブレーン３０−１におけるメモリリード動
作により、例えば第５図のタイミングチャートに示すメ
モリサイクルＴ１においてメモリブロック３１から読出
されたデータは、同サイクルＴ１の終了時にレジスタ３
６にラッチされ、次のメモリサイクルＴ２の間データバ
ス５１上に出力される。

このデータバス５１上のデータ（メモリブレーン３０−
１のメモリブロック３１からの読出しデータ）は、メモ
リサイクルＴ２の間、メモリブレーン３０−２のＡ　Ｌ
　Ｕ　３５の左側入力に供給される。このメモリブレー
ン３０−２においては、前記したようにリードモディフ
ァイライト動作が行なわれる。このリードモディファイ
ライト動作の詳細を以下に示す。

メモリブレーン３０−２においては、例えばメモリサイ
クルＴ２の前半ではメモリブロック３１を対象とするメ
モリリード動作が行なわれ、その読出しデータが図示せ
ぬラッチ回路にラッチされてＡ　Ｌ　Ｕ　３５の右側入
力に供給される。メモリブレーン３０−２内のＡ　Ｌ　
Ｕ　３５は、その左側入力に供給されているメモリブレ
ーン３０−１　（のメモリブロック３１）からのメモリ
サイクルＴ１における読出しデータと、その右側入力に
供給されているメモリブレーン３０−２　（のメモリブ
ロック３１）からのメモリサイクルＴ２　　（の前半）
における読出しデータとを受け、制御プロセッサ２１に
よって予め指定されている演算を行なう。もし、単なる
プレーン間コピーの場合であれば、メモリブレーン３０
−２内のＡＬＵ３５は、左側入力スルーモードに設定さ
れ、左側入力内容即ちメモリブレーン３０−１からの読
出しデータをそのまま出力する。メモリブレーン３０−
２内のＡ　Ｌ　ＩＪ　３５からの出力データは同ブレー
ン３０−２のメモリブロック３１（のデータ入出力ボー
ト〉に導かれる。このメモリブレーン３０−２において
は、同じメモリサイクルＴ２の後半ではメモリブロック
３１を対象とするメモリライト動作が行なわれる。これ
により、メモリブレーン３０−２内のＡＬＵ３５からの
出力データが同ブレーン３０−２のメモリブロック３１
に１込まれる。

上記したように、サイクルＴ１でメモリブレーン３０−
１から読出されたデータは、次のサイクルＴ２において
、そのままの状態で、或はメモリブレーン３０−２から
の読出しデータとの間で演算されて、メモリブレーン３
０−２に書込まれる。明らかなように、このサイクルＴ
２においては、アドレス発生器６２からの次のアドレス
をもとにメモリブレーン３０−１内のメモリブロック３
１がリードアクセスされ、次のサイクルＴ３においてメ
モリブレーン３０−２に供給されるデータが読出される
。即ち、この実施例によれば、ソースプレーンであるメ
モリブレーン３０−１を対象とするメモリリード動作と
、デスティネーションプレーンであるメモリブレーン３
０−２を対象とするメモリライト（リードモディファイ
ライト）動作がパイプライン的に同時に実行される。こ
のため、実質上は、１ワードのメモリデータの転送に１
回のメモリサイクルを必要とするだけで済む。即ち、メ
モリプレーン間コピーを、１メモリサイクル／１ワード
で実行することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、ソースプレーン
とデスティネーションプレーンとが同一メモリサイクル
で動作することができるので、メモリプレーン間コピー
などで必要となるブレーン間データ転送の高速化が図れ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るビットマツプ描画装
置のブロック構成図、第２図は第１図のメモリブレーン
のブロック構成図、第３図は第１図のメモリデータ転送
制御回路のブロック構成図、第４図はメモリプレーン間
コピーの動作説明口、第５図はメモリプレーン間コピ一
時のタイミングチャート、第６図は従来例を示すブロッ
ク構成図、第７図は従来のメモリプレーン間コピーを説
明するタイミングチャートである。 ２１・・・制御プロセッサ、２２・・・システムバス、
３０−１〜３０−０・・・メモリブレーン（ピットマツ
プメモリブレーン）、３１・・・メモリブロック、３２
．３３・・・マルチプレクサ（ＭＬＩＸ）、３４・・・
フリップフロップ（Ｆ／Ｆ）、３５・・・演算器（ＡＬ
Ｕ＞、３Ｂ・・・パイプラインレジスタ（Ｒ）、５０・
・・メモリバス、５１・・・データバス、５２ａ、５２
ｂ・・・アドレスバス、５３ａ。 ５３ｂ・・・制御バス、６０・・・メモリデータ転送制
御回路、６２、６３・・・アドレス発生器。 出願人代理人　弁理士　鈴　江　武　彦５０’ メモリバス 第３図 第４図 °第５図

Claims (1)

1. 【特許請求の範囲】 メモリデータの転送に供されるデータバス、メモリアド
   レスの転送に供される２本のアドレスバス、および各種
   メモリ制御信号の転送に供される２本の制御バスを有す
   るメモリバスと、 上記２本のアドレスバスの切替えを行なう第１マルチプ
   レクサ、上記２本の制御バスの切替えを行なう第２マル
   チプレクサ、これら第１および第２マルチプレクサを制
   御するフリップフロップ、上記第１および第２マルチプ
   レクサの出力に応じてアドレッシングされるメモリブロ
   ック、このメモリブロックからの読出しデータを一方の
   入力とすると共に上記データバス上のデータを他方の入
   力とする演算器であつてその出力が上記メモリブロック
   のデータ入出力端に接続されている演算器、および上記
   メモリブロックからの読出しデータを一時保持して上記
   データバスに出力するパイプラインレジスタをそれぞれ
   有する複数のビットマップメモリプレーンと、 これら複数のビットマップメモリプレーンからソースお
   よびデスティネーションプレーンを選択指定する主制御
   手段と、 この主制御手段により選択指定されたメモリプレーン間
   のデータ転送制御を行なうメモリデータ転送制御回路で
   あって、上記２本のアドレスバスのいずれか一方に上記
   ソースプレーン内領域を指定するメモリアドレスを発生
   する第１アドレス発生器、および上記２本のアドレスバ
   スのいずれか一方に上記デスティネーションプレーン内
   領域を指定するメモリアドレスを発生する第２アドレス
   発生器を有するメモリデータ転送制御回路と、を具備す
   ることを特徴とするビットマップ描画装置。