JPS63128663A - メモリ - Google Patents
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- JPS63128663A JPS63128663A JP61275916A JP27591686A JPS63128663A JP S63128663 A JPS63128663 A JP S63128663A JP 61275916 A JP61275916 A JP 61275916A JP 27591686 A JP27591686 A JP 27591686A JP S63128663 A JPS63128663 A JP S63128663A
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- 239000000872 buffer Substances 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読出し専用メモリセルと読出しおよび自込み
可能なメモリセルとを有するメモリに関する。
可能なメモリセルとを有するメモリに関する。
第４図はこの種のメモリの従来例の回路図である。
本例は各番地が８ビツトのメモリセルより構成され、番
地ｍのメモリセル１．２．３と番地ｎのメモリセル４．
５．６、および各番地の第７ビツトに共用されるリード
・ライトバッフ１回路７の回路構成が例示されている。
地ｍのメモリセル１．２．３と番地ｎのメモリセル４．
５．６、および各番地の第７ビツトに共用されるリード
・ライトバッフ１回路７の回路構成が例示されている。
番地ｍの第７ビツトのメモリセル１は、ＰチャネルＭＯ
８１５およびＮチャネルＭＯ８１２よりなる第２の０Ｍ
Ｏ８１ならびにＰチャネルＭＯ８１６およびＮブヤネル
ＭＯ３１３よりなる第１の０ＭＯ３と、２１１！！ｌの
Ｎチャネル１１．１４よりなるゲートを有する公知の６
素子読出しおよび書込み可能なメモリセルであり、ゲー
トのＮチャネルＭＯ３ＩＩ、１４を介してそれぞれデー
タＦｊ３８．３９と接続され、かつＮチャネルＭＯ８１
１，１４の各ゲートは番地ｍのワード線２１と接続され
、第１および第２の０ＭＯ８内にそれぞれデータＱ、（
１を記憶する。
８１５およびＮチャネルＭＯ８１２よりなる第２の０Ｍ
Ｏ８１ならびにＰチャネルＭＯ８１６およびＮブヤネル
ＭＯ３１３よりなる第１の０ＭＯ３と、２１１！！ｌの
Ｎチャネル１１．１４よりなるゲートを有する公知の６
素子読出しおよび書込み可能なメモリセルであり、ゲー
トのＮチャネルＭＯ３ＩＩ、１４を介してそれぞれデー
タＦｊ３８．３９と接続され、かつＮチャネルＭＯ８１
１，１４の各ゲートは番地ｍのワード線２１と接続され
、第１および第２の０ＭＯ８内にそれぞれデータＱ、（
１を記憶する。
第６ビツトのメモリセル２は、接地とデータ線４１との
間に接続されたＮチャネルＭＯ８３０よりなる読出し専
用メモリセルであり、そのゲートはワードａ２１に接続
されている。第５ビツトより最下位ビットまでのメモリ
セル３等（一部子図示）はすべてメモリセル１と同一構
成を有する読出しおよび書込み可能なメモリセルで、そ
れらのゲートのＮヂャネルＭＯ８は各データ線３８〜４
３等に、かつそれらのゲートはワード線２１に、同様に
それぞれ接続されている。各データ線３８〜４３等に１
個ずつ設置されたＰチＶネルＭＯ８３２〜３７等は、第
１のクロック信号φ１がハイレベルのときオンとなり各
データ線３８〜４３等をプリチャージし、ワード線２１
はアンド回路４４を介して番地ｍのアドレス信号が入力
し第１のクロック信号φ１がロウレベルのときハイレベ
ルとされて各メモリセル１〜３等のゲートをオンとする
。番地ｎについては、第７ビツトと最下位ビットが読出
し専用メモリセル４．６で、その他のビットは読出しお
よび書込み可能なメモリセル５等で構成され、そのうち
読出しおよび書込み可能なメモリセル５等の内部構成は
上述した番地ｍのメモリセル１と全く同様でリード線４
０．４１等とワード線２２に接続されている。、読出し
専用メモリセル４．６は番地ｍのメモリセル２と同様に
それぞれ１個のＮチャネルＭＯ８２９，３１より構成さ
れているが、メ［リセル４はメモリセル２の場合と異な
り、そのＮヂャネルＭＯ８２９はデータＱを入出力する
データ線３８と接地間に接続されている。メモリセル６
の接続はメモリセル２の場合と全く同様である。ワード
線２２はアンド回路４５を介してアドレス信号ｎが入力
し第１のクロック信号φ１がロウレベルのときハイレベ
ルとされて各メモリセル４〜６等のゲートをオンとする
。その他の各番地もすべて、同様のメモリセルで構成さ
れている。リード・ライトバッファ回路７は、ナンド回
路５２．５３とＰヂャネルＭＯ８５０，５１とＮグーヤ
ネルＭＯ８５４，５５とより構成されたラッチ回路と、
読出し時にリード信号ＲＤによりイネーブルとされてラ
ッチ回路からメモリ内容をデータパスコ０の第７ビツト
線に転送するバッファ４９と、データバス１０からの入
力データＱを反転するインバータ５６と、アンド回路４
６を介してライト信号ＷＲおよび第２のクロック信号φ
２がハイレベルのときイネーブルとされてデータバス１
０の第７ビツト線からのデータＱをデータｌ１１３９に
、またそのインバータ５６による反転データ◇をデータ
！！３８に、それぞれ転送するバッファ４７．４８とよ
り構成されて、データバス１０の第７ビツト線とデータ
線３８．３９の間に接続される。各番地の第７ピツト以
外のすべてのビットも、全く同様のリード・ライトバッ
ファ回路８．９等を有している。
間に接続されたＮチャネルＭＯ８３０よりなる読出し専
用メモリセルであり、そのゲートはワードａ２１に接続
されている。第５ビツトより最下位ビットまでのメモリ
セル３等（一部子図示）はすべてメモリセル１と同一構
成を有する読出しおよび書込み可能なメモリセルで、そ
れらのゲートのＮヂャネルＭＯ８は各データ線３８〜４
３等に、かつそれらのゲートはワード線２１に、同様に
それぞれ接続されている。各データ線３８〜４３等に１
個ずつ設置されたＰチＶネルＭＯ８３２〜３７等は、第
１のクロック信号φ１がハイレベルのときオンとなり各
データ線３８〜４３等をプリチャージし、ワード線２１
はアンド回路４４を介して番地ｍのアドレス信号が入力
し第１のクロック信号φ１がロウレベルのときハイレベ
ルとされて各メモリセル１〜３等のゲートをオンとする
。番地ｎについては、第７ビツトと最下位ビットが読出
し専用メモリセル４．６で、その他のビットは読出しお
よび書込み可能なメモリセル５等で構成され、そのうち
読出しおよび書込み可能なメモリセル５等の内部構成は
上述した番地ｍのメモリセル１と全く同様でリード線４
０．４１等とワード線２２に接続されている。、読出し
専用メモリセル４．６は番地ｍのメモリセル２と同様に
それぞれ１個のＮチャネルＭＯ８２９，３１より構成さ
れているが、メ［リセル４はメモリセル２の場合と異な
り、そのＮヂャネルＭＯ８２９はデータＱを入出力する
データ線３８と接地間に接続されている。メモリセル６
の接続はメモリセル２の場合と全く同様である。ワード
線２２はアンド回路４５を介してアドレス信号ｎが入力
し第１のクロック信号φ１がロウレベルのときハイレベ
ルとされて各メモリセル４〜６等のゲートをオンとする
。その他の各番地もすべて、同様のメモリセルで構成さ
れている。リード・ライトバッファ回路７は、ナンド回
路５２．５３とＰヂャネルＭＯ８５０，５１とＮグーヤ
ネルＭＯ８５４，５５とより構成されたラッチ回路と、
読出し時にリード信号ＲＤによりイネーブルとされてラ
ッチ回路からメモリ内容をデータパスコ０の第７ビツト
線に転送するバッファ４９と、データバス１０からの入
力データＱを反転するインバータ５６と、アンド回路４
６を介してライト信号ＷＲおよび第２のクロック信号φ
２がハイレベルのときイネーブルとされてデータバス１
０の第７ビツト線からのデータＱをデータｌ１１３９に
、またそのインバータ５６による反転データ◇をデータ
！！３８に、それぞれ転送するバッファ４７．４８とよ
り構成されて、データバス１０の第７ビツト線とデータ
線３８．３９の間に接続される。各番地の第７ピツト以
外のすべてのビットも、全く同様のリード・ライトバッ
ファ回路８．９等を有している。
第３図は上述した構成を有するメモリのｍ′ＩＩＩ地と
ｎ番地に記憶されるデータ構成を示しており、ｍ番地の
第６ピツトとｎ番地の最下位ビットには論理ｍｏが、ま
たｎ番地の第７ビツトには論理値１が記憶されて読出さ
れ、その他のビットにはデータＭ７、Ｍ５〜Ｍｏ、Ｎｏ
−Ｎ＋の書込みと読出しとが行なわれる。
ｎ番地に記憶されるデータ構成を示しており、ｍ番地の
第６ピツトとｎ番地の最下位ビットには論理ｍｏが、ま
たｎ番地の第７ビツトには論理値１が記憶されて読出さ
れ、その他のビットにはデータＭ７、Ｍ５〜Ｍｏ、Ｎｏ
−Ｎ＋の書込みと読出しとが行なわれる。
次に上述した従来例の動作を第４図を参照して次の各場
合について説明する。
合について説明する。
（１）番地ｍのメ〔リセル１からの読出しいま、第１の
クロック信号φ１のハイレベル期間に、データ線３８〜
４３はすべてＰチャネル間Ｏ８３２〜３７を介して論理
値１にプリチャージされる。メモリセル１からの読出し
は、番地ｍがアクセスされ、かつ第１のクロック信号φ
１がロウレベルに反転することによりアンド回路４４を
介してワードＩ！２１がハイレベルとなり、ゲートのＮ
チャンネルＭＯ８１１，１４がオンとされる。
クロック信号φ１のハイレベル期間に、データ線３８〜
４３はすべてＰチャネル間Ｏ８３２〜３７を介して論理
値１にプリチャージされる。メモリセル１からの読出し
は、番地ｍがアクセスされ、かつ第１のクロック信号φ
１がロウレベルに反転することによりアンド回路４４を
介してワードＩ！２１がハイレベルとなり、ゲートのＮ
チャンネルＭＯ８１１，１４がオンとされる。
したがって、第１および第２の０ＭＯ８にそれぞれ記憶
されていたデータＱとデータ◇が、それぞれデータ線３
９とデータ［７１３８に出力され、第２のりＯツク信号
φ２のハイレベル期間にゲートのＮヂャネルＭＯ８５０
，５１を経てラッチ回路にラッチされる。このとき、メ
モリセル１の記憶内容はＱ−０、（ｌ１３＝１のときデ
ータ０とされており、データＩＱ３９にプリチャージさ
れた電荷は第１の０ＭＯ８により放電されて０となり、
データ線３８のプリチャージされた電荷はそのままの状
態で論理値１としてラッチされる。メモリセル１の記憶
内容がデータ１のときは、上述の場合と逆にデータ線３
８のプリチャージは放電され、データ線３９のプリチャ
ージはそのまま論理値１としてラッチされる。したがっ
て、ラップ回路にラッチされたデータＯまたは１は続出
し信号ＲＤがハイレベルのときバッファ４９を介してデ
ータバス１０の第７ビツト線へ、それぞれ読出される。
されていたデータＱとデータ◇が、それぞれデータ線３
９とデータ［７１３８に出力され、第２のりＯツク信号
φ２のハイレベル期間にゲートのＮヂャネルＭＯ８５０
，５１を経てラッチ回路にラッチされる。このとき、メ
モリセル１の記憶内容はＱ−０、（ｌ１３＝１のときデ
ータ０とされており、データＩＱ３９にプリチャージさ
れた電荷は第１の０ＭＯ８により放電されて０となり、
データ線３８のプリチャージされた電荷はそのままの状
態で論理値１としてラッチされる。メモリセル１の記憶
内容がデータ１のときは、上述の場合と逆にデータ線３
８のプリチャージは放電され、データ線３９のプリチャ
ージはそのまま論理値１としてラッチされる。したがっ
て、ラップ回路にラッチされたデータＯまたは１は続出
し信号ＲＤがハイレベルのときバッファ４９を介してデ
ータバス１０の第７ビツト線へ、それぞれ読出される。
（２）番地ｍのメモリセル１への書込み番地ｍがアクセ
スされ第１のクロック信りφ１がロウレベル期間に、同
様にしてＮチャネル間Ｏ８１１，１４がオンし、第２の
クロック信号φ２のハイレベル期間に書込み信号ＷＲに
よりデータバス１０の第７ビツ１〜線のデータＱがバッ
ファ４８およびデータ線３９を介して第１の０ＭＯ８に
、データＱの反転データ◇がバッファ４７およびデータ
ｌ！Ｍ３８を介して第２の０ＭＯ８にそれぞれ入力され
記憶される。したがって、データバス１０の第７ビツト
線のデータが１のときは第１の０ＭＯ８に論理値１が、
第２の０ＭＯ３に論理値０がそれぞれ記憶され、データ
バス１０のデータがＯのときは各ＣＭＯ８の記憶も逆と
なる。
スされ第１のクロック信りφ１がロウレベル期間に、同
様にしてＮチャネル間Ｏ８１１，１４がオンし、第２の
クロック信号φ２のハイレベル期間に書込み信号ＷＲに
よりデータバス１０の第７ビツ１〜線のデータＱがバッ
ファ４８およびデータ線３９を介して第１の０ＭＯ８に
、データＱの反転データ◇がバッファ４７およびデータ
ｌ！Ｍ３８を介して第２の０ＭＯ８にそれぞれ入力され
記憶される。したがって、データバス１０の第７ビツト
線のデータが１のときは第１の０ＭＯ８に論理値１が、
第２の０ＭＯ３に論理値０がそれぞれ記憶され、データ
バス１０のデータがＯのときは各ＣＭＯ８の記憶も逆と
なる。
（３）番地ｎのメモリセル４からの読出し読出し専用メ
モリセル４からの読出しは、番地ｎがアドレスされ第１
のクロック信号φ１がロウレベル期間にＮチャネルＭＯ
８２９がオンしてデータ線３８上のプリチャージされた
電荷が放電され、データ線３９上のプリチャージされた
電荷はそのままであるから、メモリセル４の記憶内容と
してデータ１が上述したメモリセル１の場合と全く同様
にデータバス１０の第７ビツト線へ出力される。
モリセル４からの読出しは、番地ｎがアドレスされ第１
のクロック信号φ１がロウレベル期間にＮチャネルＭＯ
８２９がオンしてデータ線３８上のプリチャージされた
電荷が放電され、データ線３９上のプリチャージされた
電荷はそのままであるから、メモリセル４の記憶内容と
してデータ１が上述したメモリセル１の場合と全く同様
にデータバス１０の第７ビツト線へ出力される。
以上、メモリセル１の読出しと出込み、ならびにメモリ
セル４の読出しの例についてそれらの動作を説明したが
、その他の各メモリセルについても読出しまたは書き込
みの動作は全く同様である。
セル４の読出しの例についてそれらの動作を説明したが
、その他の各メモリセルについても読出しまたは書き込
みの動作は全く同様である。
上述した従来例において、番地ｎがアドレスされ読出し
専用メモリセル４が選択されている状態で占込み信＠Ｗ
Ｒにより書込みが行なわれた場合の動作を説明する。デ
ータバス１０の第７ビツト線のデータが１でメモリセル
４の記憶している内容と同一である場合、バッファ４７
を介してデータ線３８は論理値０にドライブされるので
メモリセル４が選択されチャネルＭＯ８２９がオンして
いてもメモリ素子４への短Ｉ８電流は流れない。ところ
がデータバス１０の第７ビツト線のデータが０でメモリ
セル４の記憶している内容と異なる場合、バッファ４７
を介してデータ線３８は論理値１にドライブされるが、
ＮチャネルＭＯ８２９がオンしているのでデータ線３８
からメモリセル４への短絡電流が流れてしまうこととな
るので、書き込み動作を行なう場合、読出し専用メモリ
セル４へ短絡電流が流れてしまうような書込みデータを
与えてはならず、例えば第３図のようなデータ構成のメ
モリの場合、番地ｍへの書込み時はデータバス１０の第
６ビツト線データを０に、番地ｎへの１込み時は第７ビ
ツト線データを１に、最下位ビット線データを０１．：
Ｉ定する必要があり、使用上書込みデータのｉｌ＋限が
あるという欠点がある。
専用メモリセル４が選択されている状態で占込み信＠Ｗ
Ｒにより書込みが行なわれた場合の動作を説明する。デ
ータバス１０の第７ビツト線のデータが１でメモリセル
４の記憶している内容と同一である場合、バッファ４７
を介してデータ線３８は論理値０にドライブされるので
メモリセル４が選択されチャネルＭＯ８２９がオンして
いてもメモリ素子４への短Ｉ８電流は流れない。ところ
がデータバス１０の第７ビツト線のデータが０でメモリ
セル４の記憶している内容と異なる場合、バッファ４７
を介してデータ線３８は論理値１にドライブされるが、
ＮチャネルＭＯ８２９がオンしているのでデータ線３８
からメモリセル４への短絡電流が流れてしまうこととな
るので、書き込み動作を行なう場合、読出し専用メモリ
セル４へ短絡電流が流れてしまうような書込みデータを
与えてはならず、例えば第３図のようなデータ構成のメ
モリの場合、番地ｍへの書込み時はデータバス１０の第
６ビツト線データを０に、番地ｎへの１込み時は第７ビ
ツト線データを１に、最下位ビット線データを０１．：
Ｉ定する必要があり、使用上書込みデータのｉｌ＋限が
あるという欠点がある。
（問題点を解決するための手段〕
本発明のメモリは、読出し専用メモリセルを有するアド
レスへの書込み動作時に、該読出し専用メモリセルに接
続するデータ線から該続出し専用メモリセルを通じる電
流経路を遮断する手段を有している。
レスへの書込み動作時に、該読出し専用メモリセルに接
続するデータ線から該続出し専用メモリセルを通じる電
流経路を遮断する手段を有している。
したがって、読出し専用メモリにいかなるデータを書込
もうとしても、データ線からメモリセルへの短Ｉ２ｓ電
流が流れることはないので、書込み時の電流消費が少な
（、また占込みデータ・の制限が全くなくなる。
もうとしても、データ線からメモリセルへの短Ｉ２ｓ電
流が流れることはないので、書込み時の電流消費が少な
（、また占込みデータ・の制限が全くなくなる。
（実施例）
本発明の実施例について図面を参照して説明する。
第１図は本発明のメモリの一実施例を示す回路図である
。
。
本実施例の回路構成はその読出し専用メモリセル６１．
６３．６５等を除いた他は第４図に示した従来例の回路
構成と全く同一である。本実施例の有する読出し専用メ
モリセル６１，６３．６５等は図示のように、従来例の
読出し専用メモリセル２．４．６等の有する記憶用のＮ
チャネル間Ｏ８３０，２９，３１等に相当するＮチャネ
ルＭＯ８７３，７０，７５等をそれぞれ有している伯に
、さらに１個のＮチャネルＭＯ８７２，７１，７４等を
それぞれＮチャネルＭＯ８７３，７０，７５等と接地と
の間に直列に挿入しており、かつそれらのゲートをメモ
リセルの記憶データが１の場合はそのビットのデータＱ
を入出力するデータ線３９等に、記憶データがＯの場合
はそのビットのデータＱを入出力するデータ線３３８等
に接続している。
６３．６５等を除いた他は第４図に示した従来例の回路
構成と全く同一である。本実施例の有する読出し専用メ
モリセル６１，６３．６５等は図示のように、従来例の
読出し専用メモリセル２．４．６等の有する記憶用のＮ
チャネル間Ｏ８３０，２９，３１等に相当するＮチャネ
ルＭＯ８７３，７０，７５等をそれぞれ有している伯に
、さらに１個のＮチャネルＭＯ８７２，７１，７４等を
それぞれＮチャネルＭＯ８７３，７０，７５等と接地と
の間に直列に挿入しており、かつそれらのゲートをメモ
リセルの記憶データが１の場合はそのビットのデータＱ
を入出力するデータ線３９等に、記憶データがＯの場合
はそのビットのデータＱを入出力するデータ線３３８等
に接続している。
次に本実施例の動作を番地ｎのメモリセル６３から読出
す場合について説明する。番地ｎがアクセスされ第１の
クロック信号φ１のハイレベル期間にチャネルＭＯ８７
０がオンすると、データ線３９は論理値１にプリチャー
ジされており、ＮチャネルＭＯ８７１もオンしているの
でデータ線３８が放電されて論理値Ｏとなり、メモリセ
ル６３のデータ１がデータパスコ０の第７ビツト線へ出
力される。次にメモリセル６３が選択されている状態で
１込み信号ＷＲにより書込みが行なわれた時は、データ
バス１０の第７ビツト線データが１でメモリセル６３が
記憶している内容と等しい場合、バッファ４７から論理
値Ｏが出力されるがデータ線３８は論理値Ｏにドライブ
されているのでデータ線３８からメモリセル６３への類
１４ｔｒｉ流は流れない。データバス１０の第７ビツト
線データがＯでメモリセル６３が記憶している内容と異
なる場合、バッファ４７から論理値１が出力されデータ
線３８は論３！Ｉ！値１にドライブされるが、バッファ
４８からは論理値Ｏが出力されデータ線３９は論理［０
となるのでＮチャネルＭＯ８７１はオフしておりデータ
線３８からメモリセル６３−への短絡電流は同様に流れ
ない。メモリセル６１゜６５等の動作もメモリセル６３
と同様であり、書込みデータの値にかかわらずそれぞれ
のデータ線４０等から読出し専用メモリセル６１．６５
等への短絡電流は流れない。
す場合について説明する。番地ｎがアクセスされ第１の
クロック信号φ１のハイレベル期間にチャネルＭＯ８７
０がオンすると、データ線３９は論理値１にプリチャー
ジされており、ＮチャネルＭＯ８７１もオンしているの
でデータ線３８が放電されて論理値Ｏとなり、メモリセ
ル６３のデータ１がデータパスコ０の第７ビツト線へ出
力される。次にメモリセル６３が選択されている状態で
１込み信号ＷＲにより書込みが行なわれた時は、データ
バス１０の第７ビツト線データが１でメモリセル６３が
記憶している内容と等しい場合、バッファ４７から論理
値Ｏが出力されるがデータ線３８は論理値Ｏにドライブ
されているのでデータ線３８からメモリセル６３への類
１４ｔｒｉ流は流れない。データバス１０の第７ビツト
線データがＯでメモリセル６３が記憶している内容と異
なる場合、バッファ４７から論理値１が出力されデータ
線３８は論３！Ｉ！値１にドライブされるが、バッファ
４８からは論理値Ｏが出力されデータ線３９は論理［０
となるのでＮチャネルＭＯ８７１はオフしておりデータ
線３８からメモリセル６３−への短絡電流は同様に流れ
ない。メモリセル６１゜６５等の動作もメモリセル６３
と同様であり、書込みデータの値にかかわらずそれぞれ
のデータ線４０等から読出し専用メモリセル６１．６５
等への短絡電流は流れない。
第２図は本発明のメモリの他の実施例を示す回路図であ
る。
る。
本実施例の回路構成も前記実施例と同様に、その読出し
専用メモリセル１０２，１０４．１０６等および占込み
回路の一部を除いた他は第４図に示した従来例の回路構
成と全く同一である。
専用メモリセル１０２，１０４．１０６等および占込み
回路の一部を除いた他は第４図に示した従来例の回路構
成と全く同一である。
本実施例の有する読出し専用メモリセル１０２゜１０４
．１０６等は、前記実施例と同様に、さらに１個のＮチ
ャネルＭＯ８１１２，１１３，１１５等をそれぞれＮチ
ャネルＭＯ８１１１，１１４゜１１６等と接地との間に
直列に挿入しているが、それらのゲートはすべて共通に
、書込み回路のアンド回路９０から出力されるバッファ
４７．４８のイネーブル信号を分岐入力して反転するイ
ンバータ１３２の出力側に接続されている。
．１０６等は、前記実施例と同様に、さらに１個のＮチ
ャネルＭＯ８１１２，１１３，１１５等をそれぞれＮチ
ャネルＭＯ８１１１，１１４゜１１６等と接地との間に
直列に挿入しているが、それらのゲートはすべて共通に
、書込み回路のアンド回路９０から出力されるバッファ
４７．４８のイネーブル信号を分岐入力して反転するイ
ンバータ１３２の出力側に接続されている。
本実施例では、読出し専用メモリセル１０４等が選択さ
れている状態で書込み信号ＷＲにより１込みが行なわれ
ていてもインバータ１３２が論理値Ｏを出力しているの
でＮチャネルＭＯ８１１２等はオフしており、書込みデ
ータの値にかがわらずデータＩ！Ｊ３８等からメモリセ
ル１０４等への短絡電流は流れない。
れている状態で書込み信号ＷＲにより１込みが行なわれ
ていてもインバータ１３２が論理値Ｏを出力しているの
でＮチャネルＭＯ８１１２等はオフしており、書込みデ
ータの値にかがわらずデータＩ！Ｊ３８等からメモリセ
ル１０４等への短絡電流は流れない。
以上説明したように本発明は、読出し専用メモリセルを
有するアドレスへの書込み動作時に、該読出し専用メモ
リセルに接続するデータ線がら該読出し専用メモリセル
を通じる電流経路を遮断する手段を有することにより、
読出し専用メモリにいかなるデータを１込もうとしても
、データ線からメモリセルへの短絡電流が流れることは
ないので裏込み時のＭ流消費が少なく、また占込みデー
タの制限が全くなくなるという効果がある。
有するアドレスへの書込み動作時に、該読出し専用メモ
リセルに接続するデータ線がら該読出し専用メモリセル
を通じる電流経路を遮断する手段を有することにより、
読出し専用メモリにいかなるデータを１込もうとしても
、データ線からメモリセルへの短絡電流が流れることは
ないので裏込み時のＭ流消費が少なく、また占込みデー
タの制限が全くなくなるという効果がある。
第１図は本発明のメモリの一実施例を示す回路図、第２
図は本発明のメモリの他の実施例を示す回路図、第３図
は両実施例の番地ｍと番地ｎに記憶されるデータのビッ
ト構成を示す図、第４図は従来例のメモリを示す回路図
である。 １．３．５・・・読出しおよび書込み可能なメモリセル
、 ２．４．６．６１．６３．６５，１０２゜１０４．１０
６・・・読出し専用メモリセル、７．８．９・・・リー
ド・ライトバッファ回路、２１．２２・・・ワード線、 ３８〜４３・・・データ線、 １０・・・データバス、
１１〜１４．２９．３０．３１． ５０．５１゜７０〜
７５．１１〜１１６・・・ＮチャネルＭＯ８゜１５．１
６．３２〜３’７．５４．５５・・・ＰチャネルＭＯ８
， ４４，４５，４６・・・アンド回路、 ５２．５３・・・ナンド回路、 ４７．４８．４９・・・バッファ、 ５６．１３２・・・インバータ、 ｍ、ｎ・・・番地、 φ１・・・第１のクロック信号
、φ２・・・第２のクロック信号、 ＷＲ・・・書込み信号、ＲＤ・・・読出し信号、０．０
・・・データ、 ＭＯ−Ｍ７・・・ビット・信号。 特許出願人 日本電気株式会社 ビット 第３図
図は本発明のメモリの他の実施例を示す回路図、第３図
は両実施例の番地ｍと番地ｎに記憶されるデータのビッ
ト構成を示す図、第４図は従来例のメモリを示す回路図
である。 １．３．５・・・読出しおよび書込み可能なメモリセル
、 ２．４．６．６１．６３．６５，１０２゜１０４．１０
６・・・読出し専用メモリセル、７．８．９・・・リー
ド・ライトバッファ回路、２１．２２・・・ワード線、 ３８〜４３・・・データ線、 １０・・・データバス、
１１〜１４．２９．３０．３１． ５０．５１゜７０〜
７５．１１〜１１６・・・ＮチャネルＭＯ８゜１５．１
６．３２〜３’７．５４．５５・・・ＰチャネルＭＯ８
， ４４，４５，４６・・・アンド回路、 ５２．５３・・・ナンド回路、 ４７．４８．４９・・・バッファ、 ５６．１３２・・・インバータ、 ｍ、ｎ・・・番地、 φ１・・・第１のクロック信号
、φ２・・・第２のクロック信号、 ＷＲ・・・書込み信号、ＲＤ・・・読出し信号、０．０
・・・データ、 ＭＯ−Ｍ７・・・ビット・信号。 特許出願人 日本電気株式会社 ビット 第３図
Claims (1)
- 読出し専用メモリセルと読出しおよび書込み可能なメ
モリセルとを有するメモリにおいて、読出し専用メモリ
セルを有するアドレスへの書込み動作時に、該読出し専
用メモリセルに接続するデータ線から該読出し専用メモ
リセルを通じる電流経路を遮断する手段を有することを
特徴とするメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275916A JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
| US07/122,737 US4802126A (en) | 1986-11-18 | 1987-11-18 | Semiconductor memory device |
| EP87117062A EP0268288A3 (en) | 1986-11-18 | 1987-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275916A JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128663A true JPS63128663A (ja) | 1988-06-01 |
| JPH0787239B2 JPH0787239B2 (ja) | 1995-09-20 |
Family
ID=17562210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275916A Expired - Fee Related JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4802126A (ja) |
| EP (1) | EP0268288A3 (ja) |
| JP (1) | JPH0787239B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864535A (en) * | 1985-12-06 | 1989-09-05 | Texas Instruments Incorporated | Entry point address circuit for microcode rom |
| US5027323A (en) * | 1988-01-14 | 1991-06-25 | Hitachi, Ltd. | Write pulse signal generating circuit for a semiconductor memory device |
| US6778419B2 (en) * | 2002-03-29 | 2004-08-17 | International Business Machines Corporation | Complementary two transistor ROM cell |
| CN114255802B (zh) * | 2020-09-22 | 2023-09-15 | 长鑫存储技术有限公司 | 集成电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4879546A (ja) * | 1971-12-30 | 1973-10-25 | ||
| JPS55160392A (en) * | 1979-05-28 | 1980-12-13 | Nec Corp | Semiconductor memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
| US4575819A (en) * | 1983-08-01 | 1986-03-11 | Motorola, Inc. | Memory with RAM cells and ROM cells |
| JPS60136989A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体記憶装置の書き込み回路 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
-
1986
- 1986-11-18 JP JP61275916A patent/JPH0787239B2/ja not_active Expired - Fee Related
-
1987
- 1987-11-18 US US07/122,737 patent/US4802126A/en not_active Expired - Lifetime
- 1987-11-19 EP EP87117062A patent/EP0268288A3/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4879546A (ja) * | 1971-12-30 | 1973-10-25 | ||
| JPS55160392A (en) * | 1979-05-28 | 1980-12-13 | Nec Corp | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787239B2 (ja) | 1995-09-20 |
| EP0268288A3 (en) | 1990-03-14 |
| EP0268288A2 (en) | 1988-05-25 |
| US4802126A (en) | 1989-01-31 |
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|---|---|---|---|
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