JPS63131082A

JPS63131082A - Ｉｃ試験装置

Info

Publication number: JPS63131082A
Application number: JP61276227A
Authority: JP
Inventors: Ryuji Nishi; 西　隆二
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1986-11-19
Filing date: 1986-11-19
Publication date: 1988-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分督コこの発明は、ＩＣ試験装置に関し、さらに詳しくは、判
定処理を確実に行うことができるようなＩＣ試験装置に
関する。

［従来の技術］ＩＣ試験装置にあっては、ＩＣの性能９機能試験を行う
ためにそれに必要な複数ビットの波形パターンを、テス
トパターンプログラム等に従って自動的に発生し、ＩＣ
のピンごとに必要なものを選択合成して所定の波形を生
成し、これをドライブ回路により出力レベルの変換をし
て所定のＩＣの各ピンにそれぞれ供給する。そして、所
定のタイミングに従って各ピンからの出力信号を得て、
その信号の状態を期待値等と比較判定してＩＣの試験を
行う。

［解決しようとする問題点］前記各ピンからの出力信号の判定は、各ピン対応に設け
られた判定回路（コンパレータを含む）において、各ピ
ンからの出力信号のタイミングに合わせたストローブ信
号を受けて行われるが、ストローブ信号が発生しない場
合には、正しい判定処理が行われず、テストの信頼性が
損なわれる。

近年、ＩＣは、そのピン数が増加する一方であって、そ
れだけストローブ信号の数とタイミング関係が厳しくな
り、しかも、より高速な試験が要求されている。そこで
、測定後の結果から正しい判定が行われたか否かを判断
することは不可能に近＜、また、１つ１つのストローブ
信号の発生とか、各判定動作の確認をいちいちしていた
のでは、高速処理が期待できない欠点がある。

［発明の目的コこの発明は、このような従来技術の問題点を解決するも
のであって、判定動作の有無を判定処理に応じて監視す
ることができるＩＣ試験装置を供することを目的とする
。

［問題点を解決するための手段］このような目的を達成するためのこの発明のＩＣ試験装
置は、ＩＣの各端子から出力信号を受けて、この出力信
号の状態を各端子に対応するストローブ信号に応じて判
定する判定部と、この判定部に各ストローブ信号をそれ
ぞれ発生するストローブ発生回路と、各ストローブ信号
を受けて、これらが発生したか否かのフラグ情報を各ス
トローブ信号に対応してそれぞれ記憶するフラグ情報記
憶回路と、フラグ情報記憶回路に記憶されたフラグ情報
を参照して各ストローブに対応するフラグのうちフラグ
が立っていないものが存在するときに割込み信号を発生
する割込み信号発生回路と、所定の判定処理プログラム
に従って判定部の判定結果を得る判定処理を実行し、別
込み信号を受けて異常検出処理を行う演算処理装置とを
備えていて、演算処理装置は、判定処理の開始時にフラ
グ情報記憶回路の内容をクリアして、判定処理を実行す
るものである。

［作用］このように各端子の判定を行う起動信号となる各ストロ
ーブ信号についてそれが送出されているか否かをストロ
ーブ信号に対応したフラグ情報により検出して、ストロ
ーブ信号が欠落したときには、演算処理装置に割込みを
かけ、異常検出処理に移行するようにすることにより、
判定処理が正確に行われたか否かを簡単に認識できる。

また、万一、異常を検出したときには、自動的又はマニ
ュアルにて即座にもう一度判定処理を開始するりトライ
ができる。さらに、この再判定でも異常を検出するよう
ならば、他の対策処理を行うようにすることもできる。

その結果、ＩＣピン数が多くても、高速で効率のよいか
つ信頼性の高いＩＣの試験が可能となる。

［実施例］以下、この発明の一実施例について図面を用いて詳細に
説明する。

第１図は、この発明のＩＣ試験装置を適用したＩＣテス
ターのブロック図である。

テストパターン発生装置１は、ＣＰＵ２と、これにバス
３を介して接続され、パターン発生器、タイミング発生
器、波形発生回路等を備えていて、所定のテストパター
ンを発生する。このテストパターンは、ピン対応に設け
られたドライブ回路４ａ、４ｂ＊　　・・・に所定のタ
イミングでそれぞれ送出され、リレー等のスイッチ回路
Ｒ／／ＩＲ／２１・・拳スイッチ回路Ｒ／　Ｉを介して
対応するＩＣ１０のピンＰ　ｔ　＊　　Ｐ　ｚ　＊　　
・・・ピンＰＩ　　（ｉ＝１〜ｎｌ　　ｎは３２．６４
．ｉ２８等のＩＣの総ピン数に対応する正の整数）に接
続される。なお、各ドライブ回路４ａ、４ｂ、　　・・
番は、それぞれドライバ４１と電流ブースタ回路４２と
を有している。

１）ＩＩ記ピンＰ！　　（ｉ＝１〜ｎ）の接続端子をＩ
１０端子と仮定すると、その出力信号を受けるために、
ピンＰｉの接続端子は、リレー等のスイッチ回路Ｒ２／
、Ｒ２２，・・魯スイッチ回路Ｒ２１（ｉ：１〜ｎ　）
を介して、各ピン対応に設けられた判定回路５ａ、５ｂ
、＊・・にそれぞれ接続される。各判定回路５ａ＋５ｂ
、・φ番は、コンパレータ等を有していて、ＣＰＵ２側
から送られた期待値と前記ピンＰＩの接続端子から得ら
れる信号とをストローブ信号を受けてそのタイミングに
応じて比較判定し、その結果をそれぞれ判定結果レジス
タ９に一旦記憶して、判定処理の終了に応じて判定結果
レジスタ９の情報がバス３を介してＣＰＵ２に参照され
る。

ストローブ信号８ａ、８ｂ、　　拳・・は、テストパタ
ーン発生装置１からのクロック信号Ｃ／に応じてストロ
ーブ信号発生回路６により、各判定回路５ａ＋５ｂ＋　
　・φ・に対しテスト内容に応じた所定のタイミングで
発生される。そしてこれらのストローブ信号６ａ＋８ｂ
、−Φ番がそれぞれ各判定回路５ａ、５ｂ、　　・φ・
に対応して送出されるとともに、各ストローブ信号６ａ
、６ｂ、　　φ・日こ対応して設けられたラッチ回路７
　ａ　＋　　７　ｂ　。

・・・に入力される。

ラッチ回路７ａ、７ｂ、　　番・・は、テストパターン
発生装置１からのクロック信号Ｃ２に応じて各ストロー
ブ信号８　ａ　＋　　８　ｂ　、・番拳をラッチする。

これらラッチ回路？　ａ　＋　　７　ｂ　＋　　・拳・
にラッチされたストローブ信号８　ａ　ｓ　６　ｂ　、
・・・は、各判定回路に対応するストローブ信号６ａ＋
　　ｅｂ。

・・・が発生したか否かのフラグ情報となる。フラグ情
報は、各ラッチ回路７ａ、７ｂ、　　・・・から割込み
信号発生回路８に入力される。割込み信号発生回路８は
、ＮＡＮＤ回路８１とゲート回路８２とからなり、ＮＡ
ＮＤ回路８１は、各ラッチ回路７ａｌ　７ｂｌ　　・φ
・の出力を受けて、ゲート回路８２に出力を発生し、ゲ
ート回路８２は、テストパターン発生装置１からのゲー
ト信号Ｇに応じてＮＡＮＤ回路８１の出力をゲートして
バス３に割込み信号として送出する。したがって、ラッ
チ回路？ａ、７ｂ・・・のすべての情報が“１”である
ときには、割込み信号が発生しないが、それ以外では割
込み信号が発生する。

なお、ゲート信号Ｇは、各判定回路５ａ、５ｂ。

拳・拳に対する最も遅いストローブ信号が発生した後の
タイミングに合わせてテストパターン発生装置ｌから発
生する。また、各ラッチ回路７　ａ　＋７ｂ、　　・φ
拳は、ＣＰＵ２からのリセット信号をバス３を介して受
けたときに、ラッチされたフラグ情報、例えば“１”が
“０”にクリアされる。

ここで、ＣＰＵ２は、メモリ９に判定処理プログラムと
異常検出処理プログラムとを有していて、前記の割込み
信号を受けたときに、判定処理プログラムを中断して異
常検出処理プログラムを実行する。異常検出処理プログ
ラムとしては、例えば、「判定処理異常」の表示をディ
スプレイの画面に表示するとともに、判定処理プログラ
ムを再起動して、最初か七判定処理をやり直すとか、そ
の現在の判定処理順［１の最初に戻って、その項目を改
めてやり直す。なお、このようなりトライ処理において
も異常を検出する場合には、他の異常処理対策を行うよ
うにするとよい。

次に、動作を説明すると、判定処理プログラムが起動さ
れると、ＣＰＵ２は、まず、ラッチ回路７ａ、７ｂ、＊
拳・を初期状態にリセットし、ラッチされている情報を
クリアする。次に、テストパターン発生装置１に所定の
データを送出して、これを起動し、テスト項目に対応す
るパターンを発生させて、スイッチ回路ＲＩＩ　（ｉ＝
１〜ｎ）のうちテスト項目に対応して選択されたスイッ
チ回路を閉じて、ＩＣｌ０の検査項目に対応する各ピン
にドライブ信号を供給する。

そして、所定のタイミングに従って、スイッチ回路Ｒ／
　Ｉを開き、出力ピンに対応するスイッチ回路Ｒ２１（
ｉ＝１〜ｎ）を閉じる。そこで、ストローブ信号発生回
路６からのストローブ信号６ａ＋　８ｂ＋　　”・・に
応じて各判定回路５ａ、５ｂ。

・・φにより期待値と比較がなされ、その結果が判定結
果レジスタ９にセットされて、判定処理の終了に応じて
判定結果レジスタ９の情報がバス３を介してＣＰＵ２に
参照される。

ここで、各判定回路５ａ、５ｂ、　　・拳・に対して各
ストローブ信号８ａ、６ｂ、　　・・・が発生すると、
それがラッチ回路７ａ、７ｂ、　　・・拳にラッチされ
てフラグ情報として記憶される。ここで、フラグ情報が
すべて“１”であれば、割込み信号発生回路８のＮＡＮ
Ｄ回路８１の出力が“０”となり、割込み信号発生回路
８が、最終ストローブ信号が発生した後にテストパター
ン発生装置１からゲート信号Ｇを受けても割込み信号は
発生しない。しかし、いずれかの各判定回路５ａ、５ｂ
。

・・拳に対するストローブ信号８ａ、８ｂ＋　　・・・
が発生しなかたとしたらフラグ情報のうちそれに対応す
るものが“０”となる。その結果、最終ストローブ信号
が発生した後にＮ　Ａ　Ｎ　Ｉ）回路８１の出力が“ｌ
”となり、割込み信号発生回路８がゲート信号Ｇに応じ
て割込み信号を発生して、これがＣＰＵ２へと送出され
る。なお、このときには、各判定回路の判定が終ｒして
いないので、ＣＰＵ２から判定結束レジスタ９の内容が
参照されることはない。その結果、ＣＰＵ２が判定結果
レジスタ９の内容を参照する以前に、ＣＰＵ２は、メモ
リ９の異常処理プログラムを起動して異常処理に入る。

以上説明してきたが、実施例では、判定回路が各ピン対
応に設けられているが、これらのいくつか又はすべては
、共通の判定回路が使用され、時分割で動作するもので
あってもよく、さらに、これらが１つの判定部として設
けられていて、その中に各判定回路がピン対応に設けら
れていてもよい。

また、テストパターン発生装置とか、判定結果を記憶す
るレジスタ、ラッチ回路、そして割込み信号発生回路等
は、ピンコントロール回路として一体的に構成されても
よい。

さらに、ラッチ回路は、判定回路に対応して記憶ビット
位置を有するレジスタ等に記憶手段でもよく、割込み信
号発生回路は、フラグ情報のＮＡＮ　Ｄ条件を採ってい
るが、具体的には、論理積の情報を得て、これが成立し
ないときに割込み信号を発生すればよい。また、これは
、実施例のようにＮＡＮＤ回路とかゲート回路に限定さ
れるもではなく、種々の論理回路により実現できる。要
するに、割込み信号は、各ストローブ信号に対応するフ
ラグのうちフラグが立っていないものがあるときに発生
すればよい。

なお、判定処理の内容によって、すべてのＩＣピンを使
用する必要がなく、特定の指定された出力ピンに対する
もので済む。このような場合には、ストローブ信号は、
この判定に関係するすべてのストローブ信号でよく、判
定回路すべてに対応するストローブ信号をすべて使用す
る必要はない。

したがって、テストパターン発生装置から発生するゲー
ト信号は、その判定における最後のストローブ信号の発
生の後のタイミングで発生されることになる。このとき
、判定に不必要なストローブ信号があるときは、それは
そのまま発生してフラグ情報をセットするようにするか
、判定処理開始のフラグ情報をリセットする際にフラグ
情報をあらかじめ“ｌ”にセットすれば済む。

実施例では、出力ピンとしてＩ１０兼用のピンを例に採
っているが、これは出力専用のピンであってもよいこと
はもちろんである。

また、フラグ情報は、“１”をフラグとしているが、こ
れは“０”をフラグとしてもよく、［発明の効果コ以上の説明から理解できるように、この発明にあっては
、各端子の判定を行う起動信号となる各ストローブ信号
についてそれが送出されているか否かをストローブ信号
に対応したフラグ情報により検出して、ストローブ信号
が欠落したときには、演算処理装置に割込みをかけ、異
常検出処理に移行するようにすることにより、判定処理
が正確に行われたか否かを簡単に認識できる。また、万
一・、異常を検出したときには、自動的又はマニュアル
にて即座にもう一度判定処理を開始するりトライができ
る。さらに、この再判定でも異常を検出するようならば
、他の対策処理を行うようにすることもできる。

【図面の簡単な説明】

第１図は、この発明のＩＣ試験装置を適用したＩＣテス
ターのブロック図である。１・・・テストパターン発生装置、２・・・ＣＰＵ１３
・・・バス、４ａ＋　　４ｂ・・・ドライブ回路、５ａ
、５ｂ・・・判定回路、６・・・ストローブ信号発生回
路、７　ａ　＋　７　ｂ・・・ラッチ回路、８・・・割
込み信号発生回路、９・・・判定結果レジスタ。

Claims

【特許請求の範囲】

（１）ＩＣの各端子から出力信号を受けて、この出力信
号の状態を前記各端子に対応するストローブ信号に応じ
て判定する判定部と、この判定部に前記各ストローブ信
号をそれぞれ発生するストローブ発生回路と、前記各ス
トローブ信号を受けて、これらが発生したか否かのフラ
グ情報を前記各ストローブ信号に対応してそれぞれ記憶
するフラグ情報記憶回路と、このフラグ情報記憶回路に
記憶されたフラグ情報を参照して前記各ストローブに対
応するフラグのうちフラグが立っていないものが存在す
るときに割込み信号を発生する割込み信号発生回路と、
所定の判定処理プログラムに従って前記判定部の判定結
果を得る判定処理を実行し、前記割込み信号を受けて異
常検出処理を行う演算処理装置とを備え、前記演算処理
装置は、判定処理の開始時に前記フラグ情報記憶回路の
内容をクリアして、判定処理を実行することを特徴とす
るＩＣ試験装置。
（２）判定部はＩＣのピン対応に設けられた判定回路か
らなり、各判定回路が判定内容に応じてそれぞれストロ
ーブ信号を受けるものであり、フラグ情報記憶回路はレ
ジスタであり、割込み信号発生回路は、判定に対応する
ストローブ信号がすべて送出された後に前記レジスタに
記憶されたフラグ情報の論理積の信号を得て、論理積条
件が成立しないときに割込み信号を発生することを特徴
とする特許請求の範囲第１項記載のＩＣ試験装置。