JPS63136073A - キヤリ−ビツトを用いた高速ビツト転置方法 - Google Patents
キヤリ−ビツトを用いた高速ビツト転置方法Info
- Publication number
- JPS63136073A JPS63136073A JP61282042A JP28204286A JPS63136073A JP S63136073 A JPS63136073 A JP S63136073A JP 61282042 A JP61282042 A JP 61282042A JP 28204286 A JP28204286 A JP 28204286A JP S63136073 A JPS63136073 A JP S63136073A
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データのビット列を転置処理により暗号化する方法であ
って、マイクロプロセッサ処理におけるビット回転命令
とキャリービ・ノドによる情報の受は渡しを利用するこ
とによって、ビット−バイト変換を不要とし、高速かつ
少メモリ容量でビット転置を実現する方法。
って、マイクロプロセッサ処理におけるビット回転命令
とキャリービ・ノドによる情報の受は渡しを利用するこ
とによって、ビット−バイト変換を不要とし、高速かつ
少メモリ容量でビット転置を実現する方法。
本発明は、データ暗号化方法に関し、特にソフトウェア
によるビット情報の転置方法に関する。
によるビット情報の転置方法に関する。
データの暗号化方式には、ソフトウェアによる方式とハ
ードウェアによる方式がある。ハードウェアによる方式
は暗号化の速度が高速であるが専用の付加回路が必要で
あるという欠点がある。逆にソフトウェアによる方式は
付加回路は必要ないが、暗号化速度が遅いという欠点が
ある。このため、ソフトウェアによる方式でも高速に暗
号化する方法が要望されている。
ードウェアによる方式がある。ハードウェアによる方式
は暗号化の速度が高速であるが専用の付加回路が必要で
あるという欠点がある。逆にソフトウェアによる方式は
付加回路は必要ないが、暗号化速度が遅いという欠点が
ある。このため、ソフトウェアによる方式でも高速に暗
号化する方法が要望されている。
第３図は従来のソフトウェアによるビット転置方法の説
明図である。同図において、３１は入力レジスタ、３２
は入カバソファメモリ、３３は出カバソファメモリ、３
４は出力レジスタ、３５は転置テーブルであり、これら
はマイクロプロセッサの構成要素である。マイクロプロ
セッサでは一般に、データの処理単位はビットではなく
て８ビット、１６ビット等のバイト単位である。このた
め、入力レジスタ３１ （Ａレジスタ）内の各ビット情
報は例えば８ビット等の１バイトに変換されて大カバソ
ファメモリ３２に格納される。例えば入力レジスタ３１
の第３ビソトカぴ０″の場合、入力パフファメモリ３２
の第３バイトエリアに８ビットのオール“Ｏ”を格納す
る（処理■）。次いで、転置テーブル３５を参照して入
カバソファメモリ３２の各バイトエリアの情報を出カバ
ソファメモリ３３の転置光バイトエリアに転送する（処
理■）。図示の例では、人カバソファメモリ３２（７）
第１ 、第２ 、第３．・・・のバイトエリアの情報は
それぞれ、出カバソファメモリ３３の第３゜第６．第２
．・・・のバイトエリアに転送される。そして最後に、
出カバソファメモリ３３の各バイトエリアの情報をビッ
ト情報に変換して出力レジスタ３４に格納する。
明図である。同図において、３１は入力レジスタ、３２
は入カバソファメモリ、３３は出カバソファメモリ、３
４は出力レジスタ、３５は転置テーブルであり、これら
はマイクロプロセッサの構成要素である。マイクロプロ
セッサでは一般に、データの処理単位はビットではなく
て８ビット、１６ビット等のバイト単位である。このた
め、入力レジスタ３１ （Ａレジスタ）内の各ビット情
報は例えば８ビット等の１バイトに変換されて大カバソ
ファメモリ３２に格納される。例えば入力レジスタ３１
の第３ビソトカぴ０″の場合、入力パフファメモリ３２
の第３バイトエリアに８ビットのオール“Ｏ”を格納す
る（処理■）。次いで、転置テーブル３５を参照して入
カバソファメモリ３２の各バイトエリアの情報を出カバ
ソファメモリ３３の転置光バイトエリアに転送する（処
理■）。図示の例では、人カバソファメモリ３２（７）
第１ 、第２ 、第３．・・・のバイトエリアの情報は
それぞれ、出カバソファメモリ３３の第３゜第６．第２
．・・・のバイトエリアに転送される。そして最後に、
出カバソファメモリ３３の各バイトエリアの情報をビッ
ト情報に変換して出力レジスタ３４に格納する。
第４図は上述の従来方法を実現するだめの周知のマイク
ロプロセッサのシステム構成図である。
ロプロセッサのシステム構成図である。
同図において、マイクロプロセッサ４０はアキュムレー
タとして使用されるＡレジスタ４１及びＢレジスタ４２
と、Ａレジスタ４１及びＢレジスタ４２の内容の演算結
果に応じて得られる桁上げのあぶれを示すキャリービッ
トＣを含むステータスレジスタ４３とを備えている。Ａ
レジスタ４１又はＢレジスタ４２に対する入出力動作は
、例えばビット回転命令ＲＯＲによって１ピントずつ又
は数ビットまとめてシフトすることにより行われ、この
場合、キャリービットＣがレジスタ内を回転する。第３
図に示した入力レジスタ３１又は出力レジスタ３４は、
第４図のＡレジスタ４１又はＢレジスタ４２である。
タとして使用されるＡレジスタ４１及びＢレジスタ４２
と、Ａレジスタ４１及びＢレジスタ４２の内容の演算結
果に応じて得られる桁上げのあぶれを示すキャリービッ
トＣを含むステータスレジスタ４３とを備えている。Ａ
レジスタ４１又はＢレジスタ４２に対する入出力動作は
、例えばビット回転命令ＲＯＲによって１ピントずつ又
は数ビットまとめてシフトすることにより行われ、この
場合、キャリービットＣがレジスタ内を回転する。第３
図に示した入力レジスタ３１又は出力レジスタ３４は、
第４図のＡレジスタ４１又はＢレジスタ４２である。
マイクロプロセッサ４０には、アドレスバス及びデータ
バスを介してメモリ４１が接続されている。メモリ４１
は、第３図で説明した入力バッファメモリ３２、出カバ
ソファメモリ３３及び転置テーブル３５を備えている。
バスを介してメモリ４１が接続されている。メモリ４１
は、第３図で説明した入力バッファメモリ３２、出カバ
ソファメモリ３３及び転置テーブル３５を備えている。
上記の従来方法において、転置するビット数をｎビット
とすると、メモリー量としては転置テーブル３５にｎバ
イト、入力バッファメモリ３２にｎハイド、出カバソフ
ァメモリ３３にｎバイトの合計３ｎバイトを必要とし、
処理に必要な命令回数は処理■で入力レジスタ３１から
の読出しのためのビット回転命令ＲＯＲが２ｎ回、処理
■で転置テーブル３５を参照するロード命令ＬＤがｎ回
と出カバソファメモリ３３への格納命令ＬＤがｎ回、処
理■で出力レジスタ３４への格調のためのビット回転命
令ＲＯＲが２ｎ回であり合計６０回の命令を必要とする
。このように、従来方法によればビット転置に要するメ
モリ容量が大きく、且つ必要とする命令回数が多いため
に処理速度が遅いという問題点がある。
とすると、メモリー量としては転置テーブル３５にｎバ
イト、入力バッファメモリ３２にｎハイド、出カバソフ
ァメモリ３３にｎバイトの合計３ｎバイトを必要とし、
処理に必要な命令回数は処理■で入力レジスタ３１から
の読出しのためのビット回転命令ＲＯＲが２ｎ回、処理
■で転置テーブル３５を参照するロード命令ＬＤがｎ回
と出カバソファメモリ３３への格納命令ＬＤがｎ回、処
理■で出力レジスタ３４への格調のためのビット回転命
令ＲＯＲが２ｎ回であり合計６０回の命令を必要とする
。このように、従来方法によればビット転置に要するメ
モリ容量が大きく、且つ必要とする命令回数が多いため
に処理速度が遅いという問題点がある。
本発明はこのような点にかんがみて創作されたもので、
マイクロプロセッサ処理におけるキャリービット情報の
受は渡しを利用することによって、ビット−バイト変換
を不要とし、高速且つ少容量のビット転置方法を提供す
ることを目的とする。
マイクロプロセッサ処理におけるキャリービット情報の
受は渡しを利用することによって、ビット−バイト変換
を不要とし、高速且つ少容量のビット転置方法を提供す
ることを目的とする。
第１図は本発明によるキャリービットを用いた高速ビッ
ト転置方法を説明する原理ブロック図である。第１図に
おいて、入力ビット列１１を所定の転置パターンに従っ
てソフトウェアによってビット転置するデータ暗号化方
法が示されている。
ト転置方法を説明する原理ブロック図である。第１図に
おいて、入力ビット列１１を所定の転置パターンに従っ
てソフトウェアによってビット転置するデータ暗号化方
法が示されている。
すなわち、入力レジスタ１２に格納されている入力ビッ
ト列の各ビットは転置パターンにより定まる所定の規則
に従ってビット回転命令により読出してステータスレジ
スタのキャリービットの位置１３に書込み、該キャリー
ビットの位置のビットを転置パターンにより定まる所定
の規則に従って出力レジスタ１４に書き込むことにより
出力レジスタ１４から暗号化された出力ビット列が得ら
れる。
ト列の各ビットは転置パターンにより定まる所定の規則
に従ってビット回転命令により読出してステータスレジ
スタのキャリービットの位置１３に書込み、該キャリー
ビットの位置のビットを転置パターンにより定まる所定
の規則に従って出力レジスタ１４に書き込むことにより
出力レジスタ１４から暗号化された出力ビット列が得ら
れる。
キャリービットを用いて入力レジスタ１２と出力レジス
タ１４の間の情報の受は渡しを行うので、ビット雄偉に
情報を処理することができる。このため、従来必要とさ
れたバイト単位の入カバソファメモリ及び出力バッファ
メモリは不要となり、且つこれらバッファメモリへの入
出力命令も不要となる。
タ１４の間の情報の受は渡しを行うので、ビット雄偉に
情報を処理することができる。このため、従来必要とさ
れたバイト単位の入カバソファメモリ及び出力バッファ
メモリは不要となり、且つこれらバッファメモリへの入
出力命令も不要となる。
第２図は本発明の詳細な説明する流れ図である。同図に
おいて、２１は８ビットの入力レジスタ、２２はキャリ
ービット、２３は８ビットの出力レジスタを示しており
、ビット回転命令ＲＯＲにより入力レジスタ２１のビッ
ト列１ 、２ 、３ 。
おいて、２１は８ビットの入力レジスタ、２２はキャリ
ービット、２３は８ビットの出力レジスタを示しており
、ビット回転命令ＲＯＲにより入力レジスタ２１のビッ
ト列１ 、２ 、３ 。
４．５，６，７，８が暗号化されて出力レジスタ２３の
ビット列３，６，２，４，８，１，５，７となるに至る
レジスタ内容の時間的変化が示されている。図において
、Ｘは最初のキャリービット及び最初の出力レジスタ２
３の内容を示し、数字１〜８はそれぞれ、最初の入力レ
ジスタ２１の各ビットを示す。暗号化の過程は以下の通
りである。
ビット列３，６，２，４，８，１，５，７となるに至る
レジスタ内容の時間的変化が示されている。図において
、Ｘは最初のキャリービット及び最初の出力レジスタ２
３の内容を示し、数字１〜８はそれぞれ、最初の入力レ
ジスタ２１の各ビットを示す。暗号化の過程は以下の通
りである。
第１ステツプで入力レジスタ（Ａレジスタ）２１に対し
て２ビットのビット回転命令ＲＯＲＡを与える。この結
果、（２）に示されるように、Ａレジスタ２１にあった
ビット７がキャリービットとなり、（１）の状態でキャ
リービットＣにあったビットＸがＡレジスタ２１の第２
ビットに来る。
て２ビットのビット回転命令ＲＯＲＡを与える。この結
果、（２）に示されるように、Ａレジスタ２１にあった
ビット７がキャリービットとなり、（１）の状態でキャ
リービットＣにあったビットＸがＡレジスタ２１の第２
ビットに来る。
第２ステツプで出力レジスタ（Ｂレジスタ）２３に対し
て１ビットのビット回転命令ＲＯＲＢを与えると、（３
）に示されるようにキャリービット２２にあったビット
７が出力レジスタ２３の第１ビットに入り、キャリービ
ット２２には他のビットＸが入る。
て１ビットのビット回転命令ＲＯＲＢを与えると、（３
）に示されるようにキャリービット２２にあったビット
７が出力レジスタ２３の第１ビットに入り、キャリービ
ット２２には他のビットＸが入る。
第３ステツプでＡレジスタ２１に対して２ビットのビッ
ト回転命令ＲＯＲＡを与えると、（４）に示されるよう
にビット５がキャリービットとなり、（３）の状態でキ
ャリービット２２にあったビットＸがＡレジスタ２１の
第２ビットにシフトされる。
ト回転命令ＲＯＲＡを与えると、（４）に示されるよう
にビット５がキャリービットとなり、（３）の状態でキ
ャリービット２２にあったビットＸがＡレジスタ２１の
第２ビットにシフトされる。
第４ステツプでＲＯＲＢによりキャリービットのビット
５をＢレジスタ２３の第１ビットにシフトする。
５をＢレジスタ２３の第１ビットにシフトする。
以下、同様にＲＯＲＡとＲＯＲＢを繰り返し、最終的に
は（１６）に示されるように、出力レジスタ２３には転
置パターンによって暗号化されたビット列３，６，２，
４，８，１，５，７が得られる。
は（１６）に示されるように、出力レジスタ２３には転
置パターンによって暗号化されたビット列３，６，２，
４，８，１，５，７が得られる。
上記の実施例によれば、８ビットのビット列情報を転置
するのに１６回のビット回転命令のみで実現できる。
するのに１６回のビット回転命令のみで実現できる。
本発明は上述の実施例に限定されるものではなく、様々
の変形が可能である。例えば入出力レジスタのビット数
は８ビットであくでもよく、１６ビット、３２ビット等
任意の値でよい。一般にｎビットの人出力レジスタの場
合、ビット回転命令は２ｎ回で済む。
の変形が可能である。例えば入出力レジスタのビット数
は８ビットであくでもよく、１６ビット、３２ビット等
任意の値でよい。一般にｎビットの人出力レジスタの場
合、ビット回転命令は２ｎ回で済む。
以上説明したように、本発明によれば、ビット回転命令
とキャリービットによって入力レジスタから出力レジス
タへの情報の転置を行うので、ビット情報の転置方法に
おいて、バイト単位で入出力動作をするバッファメモリ
が不要になり、且つ、命令回数も６ｎから２０に大幅に
減少するのでビット転置のための処理時間が大幅に短縮
される。
とキャリービットによって入力レジスタから出力レジス
タへの情報の転置を行うので、ビット情報の転置方法に
おいて、バイト単位で入出力動作をするバッファメモリ
が不要になり、且つ、命令回数も６ｎから２０に大幅に
減少するのでビット転置のための処理時間が大幅に短縮
される。
第１図は本発明によるキャリービットを用いた高速ビッ
ト転置方法を説明するための原理ブコソク図、 第２図は本発明の詳細な説明する流れ図、第３図は従来
のビット転置方法の説明図、第４図は周知のマイクロプ
ロセッサのシステム構成図である。 図において、 １２ 、２１は入力レジスタ、 １３ 、’２２はキャリービット、 １４ 、２３は出力レジスタである。 本発明の原理ブロック図 第１図 ＲＯＲ（ビット口伝命令 ） ｎ 一般的なマイクログロセッサのシステム（ｊζ成図第４
図
ト転置方法を説明するための原理ブコソク図、 第２図は本発明の詳細な説明する流れ図、第３図は従来
のビット転置方法の説明図、第４図は周知のマイクロプ
ロセッサのシステム構成図である。 図において、 １２ 、２１は入力レジスタ、 １３ 、’２２はキャリービット、 １４ 、２３は出力レジスタである。 本発明の原理ブロック図 第１図 ＲＯＲ（ビット口伝命令 ） ｎ 一般的なマイクログロセッサのシステム（ｊζ成図第４
図
Claims (1)
- 【特許請求の範囲】 入力ビット列（１１）を所定の転置パターンに従ってソ
フトウェアによってビット転置するデータ暗号化方法に
おいて、 入力レジスタ（１２）に格納されている前記入力ビット
列の各ビットを前記転置パターンにより定まる所定の規
則に従ってビット回転命令により読出してステータスレ
ジスタのキャリービットの位置に書込み、 該キャリービット（１３）の位置のビットを前記転置パ
ターンにより定まる所定の規則に従って出力レジスタ（
１４）に書込むことにより該出力レジスタから暗号化さ
れた出力ビット列を得るようにしたことを特徴とするキ
ャリービットを用いた高速ビット転置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282042A JPS63136073A (ja) | 1986-11-28 | 1986-11-28 | キヤリ−ビツトを用いた高速ビツト転置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282042A JPS63136073A (ja) | 1986-11-28 | 1986-11-28 | キヤリ−ビツトを用いた高速ビツト転置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136073A true JPS63136073A (ja) | 1988-06-08 |
Family
ID=17647411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282042A Pending JPS63136073A (ja) | 1986-11-28 | 1986-11-28 | キヤリ−ビツトを用いた高速ビツト転置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136073A (ja) |
-
1986
- 1986-11-28 JP JP61282042A patent/JPS63136073A/ja active Pending
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