JPS63142808A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63142808A JPS63142808A JP29092686A JP29092686A JPS63142808A JP S63142808 A JPS63142808 A JP S63142808A JP 29092686 A JP29092686 A JP 29092686A JP 29092686 A JP29092686 A JP 29092686A JP S63142808 A JPS63142808 A JP S63142808A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業」二の利用分野〉
この発明は半導体装置の製造方法に関し、さらに詳細に
いえば、多重量子井戸型半導体レーザ、高電子移動度ト
ランジスタ等のようにバッファ層を有する半導体装置を
製造する方法に関する。
いえば、多重量子井戸型半導体レーザ、高電子移動度ト
ランジスタ等のようにバッファ層を有する半導体装置を
製造する方法に関する。
〈従来の技術〉
従来から半導体基板上に複数層の機能層を形成すること
により、多層構造の半導体装置を製造する場合に、上記
半導体基板中の不純物が上記機能層にまで拡散すること
を防止するために、半導体基板の直上にバッファ層を形
成し、バッファ層の１−に複数層の機能層を形成してい
る。
により、多層構造の半導体装置を製造する場合に、上記
半導体基板中の不純物が上記機能層にまで拡散すること
を防止するために、半導体基板の直上にバッファ層を形
成し、バッファ層の１−に複数層の機能層を形成してい
る。
この場合において、上記バッファ層は、上記半導体基板
の格子定数とほぼ等しい格子定数のもので形成されてお
り、格子不整に基因するミスフィツト転位、界面準位の
ない良好なヘテロ接合を形成している。
の格子定数とほぼ等しい格子定数のもので形成されてお
り、格子不整に基因するミスフィツト転位、界面準位の
ない良好なヘテロ接合を形成している。
〈発明が解決しようとする問題点〉
上記の構成の半導体装置においては、バッファ層による
不純物の拡散抑制効果が不十分であり、半導体基板中の
不純物が、バッファ層の上部に形成された機能層にまで
拡散してしまい、機能層として要求される所期の性能を
発揮させることができなくなるという問題がある。即ち
、上記機能層は、例えば、多重量子井戸型半導体レーザ
、高電子移動度トランジスタ等の半導体装置が所期の性
能を発揮するために不純物の種類、濃度等を正確に制御
する必要があり、実際にかなり高精度の制御が行なわれ
ているのであるが、成長中や、あるいは成長後に電極金
属を合金化する場合等における熱処理に伴なって半導体
基板中の不純物がバッファ層を通って上記機能層にまで
拡散してしまい、予期しない不純物の存在、或は予期し
ない不純物濃度の増加が発生してしまうという間通があ
る。
不純物の拡散抑制効果が不十分であり、半導体基板中の
不純物が、バッファ層の上部に形成された機能層にまで
拡散してしまい、機能層として要求される所期の性能を
発揮させることができなくなるという問題がある。即ち
、上記機能層は、例えば、多重量子井戸型半導体レーザ
、高電子移動度トランジスタ等の半導体装置が所期の性
能を発揮するために不純物の種類、濃度等を正確に制御
する必要があり、実際にかなり高精度の制御が行なわれ
ているのであるが、成長中や、あるいは成長後に電極金
属を合金化する場合等における熱処理に伴なって半導体
基板中の不純物がバッファ層を通って上記機能層にまで
拡散してしまい、予期しない不純物の存在、或は予期し
ない不純物濃度の増加が発生してしまうという間通があ
る。
この結果、得られた半導体装置は、所期の性能を発揮す
ることができなくなるのである。
ることができなくなるのである。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
半導体基板中の不純物の拡散を十分に抑制することがで
きる半導体装置の製造方法を提供することを目的として
いる。
半導体基板中の不純物の拡散を十分に抑制することがで
きる半導体装置の製造方法を提供することを目的として
いる。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の半導体装置の
製造方法は、半導体基板上に、基板の格子定数よりも小
さい格子定数を存するバッファ層を形成するものである
。
製造方法は、半導体基板上に、基板の格子定数よりも小
さい格子定数を存するバッファ層を形成するものである
。
但し、上記バッファ層の積層方向の格子定数ａ が、基
板の積層方向の格子定数ａ。に対して、−ＩＸＩＯ−２
＜ （ａ −ａ ）／ａ ＜−５Ｘｂ
０ ０ １０ の範囲であり、かつ、バッファ層の厚みが２μｍ
以下であることが好ましい。
板の積層方向の格子定数ａ。に対して、−ＩＸＩＯ−２
＜ （ａ −ａ ）／ａ ＜−５Ｘｂ
０ ０ １０ の範囲であり、かつ、バッファ層の厚みが２μｍ
以下であることが好ましい。
く作用〉
以上の半導体装置の製造方法であれば、半導体基板上に
、基板の格子定数よりも小さい格子定数を有するバッフ
ァ層を形成し、バッファ層の上に機能層を形成すること
により半導体装置を得るのであるから、半導体基板の表
面に付着した不純物、半導体基板中に含まれる不純物の
拡散をバッファ層により抑制し、機能層にまで不純物が
拡散することを防止し、所期の特性を有する半導体装置
を得ることができる。
、基板の格子定数よりも小さい格子定数を有するバッフ
ァ層を形成し、バッファ層の上に機能層を形成すること
により半導体装置を得るのであるから、半導体基板の表
面に付着した不純物、半導体基板中に含まれる不純物の
拡散をバッファ層により抑制し、機能層にまで不純物が
拡散することを防止し、所期の特性を有する半導体装置
を得ることができる。
また、上記バッファ層の積層方向の格子定数ａ が、基
板の積層方向の格子定数ａＯに対して、− Ｉ ＸＩ
Ｏ＜ （ａ −ａ ） ／ａ ｏ
＜−５Ｘ１０−４の範囲であり、かつ、バッファ層の
厚みが２μｍ以下である場合には、半導体基板とバッフ
７層との格子不整を所定範囲内に制限することにより、
良好な積層を達成することができるとともに、良好な不
純物の拡散を抑制することができ、さらには、バッファ
層の存在による半導体装置の大型化をも抑制することが
できる。
板の積層方向の格子定数ａＯに対して、− Ｉ ＸＩ
Ｏ＜ （ａ −ａ ） ／ａ ｏ
＜−５Ｘ１０−４の範囲であり、かつ、バッファ層の
厚みが２μｍ以下である場合には、半導体基板とバッフ
７層との格子不整を所定範囲内に制限することにより、
良好な積層を達成することができるとともに、良好な不
純物の拡散を抑制することができ、さらには、バッファ
層の存在による半導体装置の大型化をも抑制することが
できる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明の一実施例を示す縦断面図であり、Ｉ
ｎＰ基板（１）の上にＧａ１ｎＡｓバッファ層１２）を
１μｍの厚みに成長させた後、Ｇａ１ｎＡｓバッファ層
（ａの上にＧａ Ｉ ｎ Ａｓ （３）を１μｍの厚み
に積層させた。尚、上記バッファ層（２）（格子定数ａ
）の、ＩｎＰ基板（１）（格子定数ａｏ）に対する格
子不整（ａ −ａ ）／ａｏは一５×１０Ｏ であり、上記Ｇａ Ｉ ｎ Ａｓ （３）の、ＩｎＰ基
板（１）に対する格子不整は、絶対値が５Ｘ１０−’以
下である。
ｎＰ基板（１）の上にＧａ１ｎＡｓバッファ層１２）を
１μｍの厚みに成長させた後、Ｇａ１ｎＡｓバッファ層
（ａの上にＧａ Ｉ ｎ Ａｓ （３）を１μｍの厚み
に積層させた。尚、上記バッファ層（２）（格子定数ａ
）の、ＩｎＰ基板（１）（格子定数ａｏ）に対する格
子不整（ａ −ａ ）／ａｏは一５×１０Ｏ であり、上記Ｇａ Ｉ ｎ Ａｓ （３）の、ＩｎＰ基
板（１）に対する格子不整は、絶対値が５Ｘ１０−’以
下である。
篭り俯１寸）−妃の構成の試料の７オトルミネツセンス
スペクトルであり、不純物が関与した発光スペクトルが
全く見られない。即ち、ＧａＩｎＡｓバッファ層（２）
により、ＩｎＰ基板（１）からの不純物の拡散が完全に
抑制されているのである。
スペクトルであり、不純物が関与した発光スペクトルが
全く見られない。即ち、ＧａＩｎＡｓバッファ層（２）
により、ＩｎＰ基板（１）からの不純物の拡散が完全に
抑制されているのである。
第６図は比較例を示す縦断面図であり、ＩｎＰ基板（１
）の上にＧａ Ｉ ｎ Ａｓ （３）を２μｍの厚みに
積層させた。尚、上記ｃａＩｎＡｓ（３）の、ＩｎＰ基
板（１）に対する格子不整は、絶対値が５Ｘ１０−’以
下である。
）の上にＧａ Ｉ ｎ Ａｓ （３）を２μｍの厚みに
積層させた。尚、上記ｃａＩｎＡｓ（３）の、ＩｎＰ基
板（１）に対する格子不整は、絶対値が５Ｘ１０−’以
下である。
第７図は上記比較例のフォトルミネッセンススペクトル
であり、不純物が関与した発光スペクトルａ、ｂが見ら
れる。即ち、２μｍの厚みのＧａＩｎＡｓ（３）によっ
ては、ＩｎＰ基板（１）からの不純物の拡散が完全には
抑制されていないのである。
であり、不純物が関与した発光スペクトルａ、ｂが見ら
れる。即ち、２μｍの厚みのＧａＩｎＡｓ（３）によっ
ては、ＩｎＰ基板（１）からの不純物の拡散が完全には
抑制されていないのである。
第３図はこの発明を実施することにより得られた多重量
子井戸型半導体レーザの縦断面図であり、第１のオーミ
ック電極（１１）の上に所定厚みの半導体基板（１２）
を形成し、半導体基板（１２）の上に１対の高抵抗層（
１３）を形成し、高抵抗層（１３）により包囲された部
分に、下から順に、半導体基板（１２）に対する格子不
整が−ＩＸＩＯ”−２から一５Ｘ１０−’の範囲のバッ
ファ層（１４）、半導体基板（１２）に対する格子不整
が非常に小さいバッファ層（１５）、第１のクラッド層
（１Ｂ）、多重量子井戸構造を有する層（１７）、第２
のクラッド層（Ｉ８）、およびキャップ層（１９）を形
成し、上記１対の高抵抗層（１３）、およびキャップ層
（１９）の上に第２のオーミック電極（２０）を形成し
ている。
子井戸型半導体レーザの縦断面図であり、第１のオーミ
ック電極（１１）の上に所定厚みの半導体基板（１２）
を形成し、半導体基板（１２）の上に１対の高抵抗層（
１３）を形成し、高抵抗層（１３）により包囲された部
分に、下から順に、半導体基板（１２）に対する格子不
整が−ＩＸＩＯ”−２から一５Ｘ１０−’の範囲のバッ
ファ層（１４）、半導体基板（１２）に対する格子不整
が非常に小さいバッファ層（１５）、第１のクラッド層
（１Ｂ）、多重量子井戸構造を有する層（１７）、第２
のクラッド層（Ｉ８）、およびキャップ層（１９）を形
成し、上記１対の高抵抗層（１３）、およびキャップ層
（１９）の上に第２のオーミック電極（２０）を形成し
ている。
したがって、上記の構成の多重量子井戸型半導体レーザ
においては、半導体基板（１２）の表面に付着し、或は
含まれている不純物が重要な機能層としての第１のクラ
ッド層（１Ｂ）を含む上層に拡散することを確実に防止
することができ、非発光中心の増加等の発生に伴なう特
性劣化を確実に防止することができる。
においては、半導体基板（１２）の表面に付着し、或は
含まれている不純物が重要な機能層としての第１のクラ
ッド層（１Ｂ）を含む上層に拡散することを確実に防止
することができ、非発光中心の増加等の発生に伴なう特
性劣化を確実に防止することができる。
第４図はこの発明を実施することにより得られた多重量
子井戸型半導体レーザの他の構成を示す縦断面図であり
、第１のオーミック電極（１１）の上に所定厚みの半導
体基板（１２）を形成し、半導体基板（１２）の上に、
半導体基板（１２）に対する格子不整−２。
子井戸型半導体レーザの他の構成を示す縦断面図であり
、第１のオーミック電極（１１）の上に所定厚みの半導
体基板（１２）を形成し、半導体基板（１２）の上に、
半導体基板（１２）に対する格子不整−２。
が−１×１０ かり−５８１０−’の範囲のバッファ層
（１４）、および半導体基板（１２）に対する格子不整
が非常に小さいバッファ層（１５）をこの順に形成し、
バッファ層（１５）の上に１対の高抵抗層（１３〉を形
成し、高抵抗層（１３）により包囲された部分に、下か
ら順に、第１のクラッド層（１６）、多重量子井戸構造
を有する層（１７）、第２のクラッド層（１８）、およ
びキャップ層（１９）を形成し、上記１対の高抵抗層（
１３）、およびキャップ層（１９）の上に第２のオーミ
ック電極（２０）を形成している。
（１４）、および半導体基板（１２）に対する格子不整
が非常に小さいバッファ層（１５）をこの順に形成し、
バッファ層（１５）の上に１対の高抵抗層（１３〉を形
成し、高抵抗層（１３）により包囲された部分に、下か
ら順に、第１のクラッド層（１６）、多重量子井戸構造
を有する層（１７）、第２のクラッド層（１８）、およ
びキャップ層（１９）を形成し、上記１対の高抵抗層（
１３）、およびキャップ層（１９）の上に第２のオーミ
ック電極（２０）を形成している。
したがって、上記の構成の多重量子井戸型半導体レーザ
においても、半導体基板（Ｉ２）の表面に付着し、或は
含まれている不純物が重要な機能層としての第１のクラ
ッド層（１Ｇ）を含む上層に拡散することを確実に防止
することができ、非発光中心の増加等の発生に伴なう特
性劣化を確実に防止することができる。
においても、半導体基板（Ｉ２）の表面に付着し、或は
含まれている不純物が重要な機能層としての第１のクラ
ッド層（１Ｇ）を含む上層に拡散することを確実に防止
することができ、非発光中心の増加等の発生に伴なう特
性劣化を確実に防止することができる。
第５図はこの発明を実施することにより得られた高電子
移動度トランジスタの縦断面図であり、半導体基板（２
１）の上に、半導体基板り２１）に対する格子不整が−
Ｉ×１０−２から一５Ｘ１０−’の範囲のバッファ層（
２２）、および半導体基板（２１）に対する格子不整が
非常に小さいバッファ層（２３）をこの順に形成し、バ
ッファ層（２３）の上に動作層（２４）、スペーサ層（
２５）、およびドーピング層（２６）をこの順に形成し
、さらに、ドーピング層（２８）の上に、互に所定距離
だけ離した状態でソース電極（２７）、デー１４極（２
８）、およびドレイン電極（２９）を形成している。
移動度トランジスタの縦断面図であり、半導体基板（２
１）の上に、半導体基板り２１）に対する格子不整が−
Ｉ×１０−２から一５Ｘ１０−’の範囲のバッファ層（
２２）、および半導体基板（２１）に対する格子不整が
非常に小さいバッファ層（２３）をこの順に形成し、バ
ッファ層（２３）の上に動作層（２４）、スペーサ層（
２５）、およびドーピング層（２６）をこの順に形成し
、さらに、ドーピング層（２８）の上に、互に所定距離
だけ離した状態でソース電極（２７）、デー１４極（２
８）、およびドレイン電極（２９）を形成している。
したがって、上記の構成の高電子移動度トランジスタに
おいては、半導体基板（２１）の表面に付着し、或は含
まれている不純物が重要な機能層としての動作層〈２４
）を含む上層に拡散することを確実に防止することがで
き、キャリアの移動度の低下に伴なう特性劣化を確実に
防止することができる。
おいては、半導体基板（２１）の表面に付着し、或は含
まれている不純物が重要な機能層としての動作層〈２４
）を含む上層に拡散することを確実に防止することがで
き、キャリアの移動度の低下に伴なう特性劣化を確実に
防止することができる。
〈発明の効果〉
以上のようにこの発明は、半導体基板の上に、基板の格
子定数よりも小さい格子定数を有するバッファ層を形成
することにより半導体装置を得るのであるから、半導体
基板の表面に付着し、或は含まれている不純物の拡散を
バッファ層により確実に抑制し、バッファ層の上に形成
される各種機能層に不純物が拡散して特性が劣化してし
まうという不都合を確実に防止することができるという
特宵の効果を奏する。
子定数よりも小さい格子定数を有するバッファ層を形成
することにより半導体装置を得るのであるから、半導体
基板の表面に付着し、或は含まれている不純物の拡散を
バッファ層により確実に抑制し、バッファ層の上に形成
される各種機能層に不純物が拡散して特性が劣化してし
まうという不都合を確実に防止することができるという
特宵の効果を奏する。
第１図はこの発明を実施することにより得られた試料の
縦断面図、 第２図は第１図の試料のフォトルミネッセンススペクト
ル、 第３図、および第４図は、それぞれこの発明を実施する
ことにより得られた多重量子井戸型半導体レーザの縦断
面図、 第５図はこの発明を実施することにより得られた高電子
移動度トランジスタの縦断面図、第６図は比較例の縦断
面図、 第７図は比較例のフォトルミネッセンススペクトル。 （１） ・−１ｎ Ｐ基板、（１２）（２１）・・・半
導体基板、（２１・Ｇａ Ｉ ｎ Ａｓバッファ層、（
１４） （２２）・・・バッファ層 特許出願人 住友電気工業株式会社 第１図 第２図 波長Ｃ入） 第６図 第７図 波長（入）
縦断面図、 第２図は第１図の試料のフォトルミネッセンススペクト
ル、 第３図、および第４図は、それぞれこの発明を実施する
ことにより得られた多重量子井戸型半導体レーザの縦断
面図、 第５図はこの発明を実施することにより得られた高電子
移動度トランジスタの縦断面図、第６図は比較例の縦断
面図、 第７図は比較例のフォトルミネッセンススペクトル。 （１） ・−１ｎ Ｐ基板、（１２）（２１）・・・半
導体基板、（２１・Ｇａ Ｉ ｎ Ａｓバッファ層、（
１４） （２２）・・・バッファ層 特許出願人 住友電気工業株式会社 第１図 第２図 波長Ｃ入） 第６図 第７図 波長（入）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、基板の格子定数よりも小さい格子
定数を有するバッファ層を形成することを特徴とする半
導体装置の製造方法。 ２、バッファ層の積層方向の格子定数ａ＿ｂが、基板の
積層方向の格子定数ａ＿０に対して、−１×１０＾−＾
２＜（ａ＿ｂ−ａ＿０）／ａ＿０＜−５×１０＾−＾４
の範囲であり、かつ、バッファ層の厚みが２μｍ以下で
ある上記特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29092686A JPS63142808A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29092686A JPS63142808A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142808A true JPS63142808A (ja) | 1988-06-15 |
Family
ID=17762295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29092686A Pending JPS63142808A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294529A (ja) * | 1988-09-30 | 1990-04-05 | Hitachi Ltd | 半導体装置 |
| JP2011014900A (ja) * | 2009-06-29 | 2011-01-20 | Imec | Ｉｉｉ−ｖ族加工基板の製造方法およびそのｉｉｉ−ｖ族加工基板 |
-
1986
- 1986-12-05 JP JP29092686A patent/JPS63142808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294529A (ja) * | 1988-09-30 | 1990-04-05 | Hitachi Ltd | 半導体装置 |
| JP2011014900A (ja) * | 2009-06-29 | 2011-01-20 | Imec | Ｉｉｉ−ｖ族加工基板の製造方法およびそのｉｉｉ−ｖ族加工基板 |
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