JPS63142964A - イメ−ジ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明にファクシミリやワークステーション等におい
て原稿上のイメージ情報ｔｍ取り、メモリ上に格納する
イメージ入力装置に関するものである。

〔従来の技術〕

第９図に例えば三菱電機技報Ｖｏｌ　５９　Ｎｏ、１２
　。

１９８５に示さｎた従来のワークステーションのハード
ウェア構成におけるイメージ入力装置を示すブロック接
続図であり、図において、１にワークステーション全制
御するマイクロプロセッサ、２はプログラム用データや
読取ったイメージ情報環全格納するコモンメモリ、乙に
原稿上のイメージ情報を読取るイメージリーダ、４はこ
のイメージ情＠全コモンメモリ２へ転送する入出力イン
クフェース部、ａｉ上記マイクロプロセッサ１とコモン
メモリ２と入出力インタフェース部４間で各種制御信号
・イメージ情報等が授受さｎるシステムバス、ｂにイメ
ージリーダ６と入出力インタフェース部４との間のイメ
ージバスである。

入出力インタフェース部４ｒ１史にシステムバスとのイ
ンタフェースを取るインタフェース回路５、イメージリ
ーダ制御回路６、イメージ情報のダイレクト・メモリ・
アクセス（以下、ＤＭＡという）動作を行なうｌ）ＭＡ
コントローラ７とＤＭＡタイミング制御回路８、ＤＭＡ
時のアドレスラッチレジスタ９、イメージ情報を一時記
憶するデータレジスタ１０から構成されている。

この入出力インタフェース部４にに、内部バス信号とし
て２４　ｂｉｔのアドレスバスｃ　、　１６　ｂｉｔの
データバスｄ、コントロールバスｅがあり、システムバ
スインタフェース回路５とイメージリーダ制御回路６お
よびＤＭＡコントローラ７等全接続シている。アドレス
ラッチレジスタ９は内部データバスｄｋＤ入力とし、Ｌ
）ＭＡコントローラ７カラのアドレスストローブ信号ｆ
’にクロックニ、同じ（ＯＷＮ信号（ＤＭＡコントロー
ラ７が内部バスを占有していることを示す信号）ｇをイ
ネーブル入力とする１　６　ｂｉｔのＤタイプのレジス
タで、出力にアドレスバスＣの上位１６　ｂｉｔに接続
さｎている。またＬＩＭＡタイミング制御回路８にイメ
ージリーダ制御回路６よりのレディ信号ｈ’を入力し、
絖出しクロック信号ｉを出力するとともに、ＤＭＡコン
トローラ７に対し、ＤＭＡリクエスト信号信号量力し、
Ｄ　Ｍ　Ａアクルッジ信号ｋを入力している。データレ
ジスタ１０に、イメージリーダ制御回路６よりの１６　
ｂｉｔのイメージデータ信号ｔｆ、Ｄ入力とし、上記読
出しクロック信号ｉをクロックに、Ｄ　Ｍ　Ａアクルツ
ジ信号ｋをイネーブル入力とする１　６　ｂｉｔのＤタ
イプレジスタで、出力は内部データバスｄに接続さｎて
いる。

矢に、動作全第１３図、第１４図のフローチャートに従
って具体的に説明する。今、第１０図に示すような原稿
がイメージリーダ６に挿入さｎた場合を考える。１ず、
マイクロプロセッサ１に入出力インタフェース部４にイ
メージリーダ３からイメージ情報の読取開始要求を指示
する（ステップ４１ｓ）。この指示は、システムバスイ
ンターフェース回路５を介してイメージリーダ制御回路
６に送らｎ、このイメージリーダ制御回路６でイメージ
リーダ乙に読取開始要求を行なう。

上記開始要求を受けたイメージリーダ６に、原稿読数サ
イズや解像度等の設定を行ない、原稿読取開始可能状態
になった時点で、イメージリーダ制御回路６全介して読
取レディ状態の通知をマイクロプロセッサＩＫ対して行
なう（ステップ４２ｓ）０ こｎｔ−受けて、マイクロプロセッサ１にコモンメモリ
２上に、第１１図のような（１７２８／１６）Ｘ２３７
６＝２５６６０８ワードのイメージ情報格納領域を確保
しくステップ４６ｓ）、Ｌ）ＭＡコントローラ７にＤＭ
Ａの起動をかける（ステラ７’　４４　ｇ　）。この時
、ＤＭＡのモードにチェインなしの２５６６０８ワード
一括転送である。Ｖ　Ｓｔ八へモリ先頭アドレス１ＡＤ
ＲＵの値である。

これにより、イメージリーダ６よジ送らｎてくるイメー
ジ情報に、入出力インタフェース部４全介して、コモン
メモリ２に対してＤＭＡ転送が開始される。いま、ＤＭ
Ａコントローラ７にはコントローラ用パラメータが書き
込まれ（ステップ５１Ｓ）、さらに起動コマンドも曹き
込”ｔｎておＶ（ステップ５２ｓ）、まず、イメージリ
ーダ６からイメージバスｂ″ｆ：介してイメージ情報が
イメージリーダ制御回路６に送らｎでくると、この回路
にＤＭＡタイミング制御回路８にレディ信号ｈｔ出す。

こｎｔ待っていたＬ）ＭＡタイミング制御回路８はこれ
を受はイメージリーダ制御回路６に胱出しクロック信号
ｉを返しくステップ５６ｓ）、こｎによりイメージ情報
であるイメージデータ信号ｔがデータレジスタ１０に記
憶される（ステップ５４ｓ）。こｎと同時に、Ｌ）ＭＡ
タイミング制御回路８　ｉ　Ｄ　ＭＡコントローラ７に
対してＬ）ＭＡリクエスト信号ｊｔ早出する（ステップ
５５ｓ）。

ＤＭＡコントローラ７に、これによりシステムバスイン
タフェース回路５を介してシステムバスの獲得要求上行
なう（ステップ５６ｓ）。システムバスインタフェース
回路５に、その後、システムバスａ側からのバス獲得ア
クルツジ全党け、１）ＭＡコントローラ７に通知する。

ＤＭＡコントローラ７ｔｒｓ、、こｎ全党は内部バス及
びシステムバスａの確保全行ない、ＯＷＮ信号ｇ及びＩ
）ＭＡアクルツジ信信号音出力する（ステップ５７ｓ）
。

次いで、内部アドレスバスＣの下位８ｂｉｔ、及び内部
データバスｄに、ＤＭＡメモリアドレス（ＤＭＡ＝ｒｙ
　）ロー５７（１）アドレスレジスタ９にマイクロプロ
セッサ１が書込んだ値ＡＤ）ＬＯ）が出力さｎ１更にア
ドレスストローブ信号ｆにもパルスが出力されるため、
ＤＭＡメモリアドレス（下位８　ｂｉｔ　ｌｄＬ）ＭＡ
　コｙ　）　Ｏ−ラフ　カ［接駆動、上位１６　ｂｉｔ
　ｕアドレスラッチレジスタ９が駆動する）が内部アド
レスバスＣに、そしてシステムバスインタフェース回路
５によりシステムバスａに出力さｎる（ステップ５８ｓ
）。イメージ情報もデータレジスタ１０及びシステムバ
スインタフェース回路５により、内部データバスｄ及び
システムバスａに出力さｎる（ステップ５９ｓ）ｏこｎ
により、最初の１ワードのイメージ情報（すなわち、最
初のラインの最初の１６画素分の画像信号）がコモンメ
モリ２のＡＤＲＯ番地に書込まれることになるｎデータ
の書込みが完了すると、ＯＷＮ信号ｇやＬＡＭＡアクル
ツジ信号に１アドレス信号Ｃ等のＬ）ＭＡコントローラ
７が出力している信号が止めらｎ（インアクティブ）、
１ワ一ド分のＤＭＡサイクルを終了する（ステップ６０
　ｓ　）。

その後、ＤＭＡタイミング制御回路８において、レディ
信号りが監視さｎ、再びレディとなった段階で１ワ一ド
単位のＬＡＭＡサイクルが開始さｎステップ５３ｓに進
み、以後、同様な手順で、イメージ情報がコモンメモリ
２の所定の領域に順欠格納さｎていくｏ念だし、ここで
、Ｌ）ＭＡメモリアドレス１ＡＤ）［０の値でにな（、
ＤＭＡコントローラ７の内部で自動的に加昇さｎた値が
用いられるＯ イメージリーダ３Ｈ第１０図の全イメージ情報の読取を
終了すると、イメージリーダ制御回路６全介してマイク
ロプロセッサ１に原稿の読取終了の通知を行なう（ステ
ップ４５ｓ）ｏマイクロプロセッサ１にこｎｙｔ−受け
て、イメージリーダ制御回路６を介してイメージリーダ
６に終了を指示しくステップ４６　ｓ　）　、原稿排出
等各種終了処理を行なう。

以上に、白黒２値の原稿を読取る場合を述べたが、写真
の様に中間調の原稿を読取る場合にも、基本的には、上
記同様の手順により行なう。

すなわち、まず、イメージリーダ６の中に、疑似中間調
処理全行なうディザ回路を付ける。第１２図にこの様な
ディザ化処理の一例金示すもので、読取信号レベルがＯ
〜２５５の場合のディザ化閾値を示す図である。原稿１
頁の読取イメージ情報を４画素×４画素より成るブロッ
クに分け、各ブロックにおいてそｎぞｎの画素が４×４
のどの位置にあるかに従って、対応する図中の閾値音用
いて２値化（ディザ化）し、疑似的に中間調を表わすも
のである。

そして、イメージリーダ制御コマンドとして、読取モー
ドが白黒２値用か中間調用かの識別用パラメータを追加
し、イメージ情報の読取開始要求全指示する時にそｎｔ
−設定し、これにより中間調原稿のイメージ入力を可能
にする。

〔発明が解決しようとする問題点〕

従来のイメージ入力装置に以上のように構成さｎている
ので、１頁の中に通常の単純２値化が可能な白黒２値の
画像とディザ化等の疑似中間調処理が必要な中間調画像
が混在するような原稿の場合、良質な読取を行なうため
には、まず最初に中間調モード（あるいに白黒２値モー
ド）で１頁全体金読取り、必要な部分をメモリ上で切取
り、更に、再度イメージリーダに原稿を入ｎ厘して白黒
２　（ｔＸモード（あるいに中間調モード）で読取り、
その後、先に切取った中間調モード（あるいに白黒２値
モード）の画像？重ねてイメージ全作成することが必要
で、操作上惚めて使いにくいという問題点があった。ま
た、イメージデータのサイズに一般に５００キロバイト
〜３メガバイトと極めて大きく、上記切取り部分に、再
ｄ取りの際に、メモリ上に確保することに困難であり、
ディスクアクセス時間の点−ツ）ら処理時間が大幅に長
くなってしまうなどの問題点があった。

この発明に上記のような問題点を解消するためになさｎ
たもので、白黒２値の画像と中間調画像が混在するよう
な原稿に対しても、イメージリーダでの杭取り２１回で
行なえるようにし、操作性全大幅に向上できるイメージ
入力装置を得ることを目的とする。

〔間總点全解決するための手段〕

この発明に係るイメージ入力装置に、イメージｉｆｆ報
全メモリに転送するために、リンクアレイチェーンモー
ド機能を待つＤＭＡコントローラを使用し、このＩ）Ｍ
Ａコントローラがアレイチェーンテーブルを参照する時
に、あらかじめ定めらｎた２つのメモリ領域のうちどち
らをアクセスしたかを検出器により検出し、その検出結
果？レジスタに記憶し、この記憶結果により自動的に単
純に白黒２＠化したイメージ情報とディザ化したイメー
ジ情報を選択して取出せるようにしたものである。

〔作用〕

この発明におけるイメージ入力装置に、Ｄ　Ｍ　Ａコン
トローラが使用するアレイチェーンデープルを、単純な
白黒２１１ｆ化領域のＤＭＡかディザ化領域のＬＡＭＡ
かにより走査順にリンクさせながら２つの別のメモリ領
域に設定し、いずｎの領域のアレイチェーンテーブル全
使用したかにより、単純な白黒２値化イメージ千ｇ報と
ディザ化イメージ情＠を選択する工うにしたことにより
、単純２値化領域とディザ化領域が１頁の中で、任意の
大きさで、かつ任意の個数で（ただし、アレイチェーン
テーブルの容量による制限内で）混在し元原稿も、一連
のＤＭＡ動作だけでイメージ入力金町罷にする○ 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、１１．１２に内部アドレスバスｃ全入力と
し、あらかじめ定めらｎた第１゜第２のメモリ領域がア
クセスさｎたことを検出するｗｃｌ及び第２の検出器、
１６にこｎらの検出器１１．１２の出力信号ｍ及びｎｋ
そｎぞｎセット入力及びリセット入力とするＳＲフリッ
プフロップであるメモリアクセス検出レジスタ、１４．
１５にイメージリーダ制御回路６よりの８ビット／画像
のイメージデータ信号ｔ２受け、単純２値化及びディザ
化？行なう２値化回路およびディザ化回路、１６　、１
７ｉ２値化回路１４、ディザ化回路１５の出力信号であ
る２値化信号ｐとディザ信号ｑのそｎぞれを１ピツトシ
リアルより１６ビツトパラレルに変換する第１及び第２
のシリアルパラレル変換回路、１８に上記メモリアクセ
ス検出レジスタ１３の出力信号であるデータ切替信号０
にもとすき、ｍｌ、第２のシリアルパラレル変換回路１
６．１７の出力信号である並列２ｉ化信号ｒ及び並列デ
ィザ比信号ｓ全選択し、Ｌ）ＭＡアクルツジ信号ｋがア
クティブな期間内部データバスｄに出力する選択回路で
ある。なお、このほかの第９図に示したものと同一の部
分には同−符号全村して、その重複する説明を省略する
。

次に本実施例の動作を第７図および第８図のフローチャ
ートに従って説明丁々。今、第２図に示す二うな１／４
に領域が中間調画像で、他が２値画像より成６Ａ４サイ
ズの原稿を読取るものとする。

イメージリーダ６に対する読取開始要求がなさｎると（
ステップ１３）、その読取開始指示が従来同様に、マイ
クロプロセッサ１からシステムバスインタフェース回路
５及びイメージリーダ制御回路６を介して行なわｎ、初
期設定終了後、イメージリーダ６から読取レディ通知を
待っているマイクロプロセッサ１に読取レディ状態の通
知が行なわれる（ステップ２ｓ）ｏこれを受けて、マイ
クロプロセッサ１に、第３図のメモリマツプに従って、
コモンメモリ２上にイメージ情報格納領域を確保しくス
テップろＳ）、さらに第４図のような２つのアレイチェ
ーンテーブル全書き込む（ステップ４ｓ）。そしてＤＭ
Ａコントローラ７に対し、リンクアレイチェーンモード
でＬ）ＭＡの起動をかける（ステップ５ｓ）。

こ扛により、イメージリーダ６より送らｎてくるイメー
ジ情報に、入出力インタフェース部４をＯＬ、コモンメ
モリ２に対するＤＭＡ転送が開始される。い−１、ＤＭ
Ａコントローラ７にはコントロール用パラメータが書込
−１ｆ′Ｌ（、ステップ１１３）、さらに起動コマンド
も曹き込１れておＶ（ステップ１２ｓ　）、ＤＭＡコン
トローラ７に内部レジスタ９に書込筐ｎた転送情報テー
ブル先頭アドレスをもとに、最初のＬ）ＭＡブロック（
最初のラインのイメージデータの転送）のＤＭＡ動作情
報、すなわち、転送メモリ先頭番地ＡＤＲＯと転送ワー
ド数１０８とリンクアドレスＡ　Ｄ　Ｒ１−２？得る。

この時、Ｌ）ＭＡコントローラ７により参照さｎるコモ
ンメモリ２上のアドレスｉ、ＡＤ）Ｌｌ〜ＡＤＲ１＋８
番地でめジ、この結果、第１の検出器１１から検出器出
力信号ｍが出さｎ、メモリアクセス検出レジスタ１６に
セットさｎる。（データ切替信号０が１となる）。この
時の動作の詳細に次のような手順となる。

−９，ず、ＤＭＡコントローラ７にメモリアクセスを行
なうために、システムバスインターフェース回路５會介
してシステムバスの獲得要求を行なう（ステップ１３ｓ
）ｏシステムバスインタフェース回路５に、その後、シ
ステムパスａ側からのバス獲得アクルツジを受け、ＤＭ
Ａコントローラ７に通知する。ＤＭＡコントローラ７ぼ
こｎ’を受けて内部バス及びシステムバスの確保全行な
い、ＯＷＮ信号ｇｔ？出力し、次いで、内部アドレスバ
スＣの下位８ビツト及び内部データバスｄに転送情報テ
ーブル先頭アドレス、Ａｔ））ｔｌ全出力し、更にアド
レスストローブ信号ｆにもパルスが出力されるため、同
アドレスが内部アドレスバスＣ［。

そして、システムバスインタフェース回路５によりシス
テムバスａに出力される（ステップ１４ｓ）。コントロ
ールバスｅ　中０’）　メモＩＪ　ＩＪ　−ト：ｒ　マ
ント信号もこれに引き続きＬ）ＭＡコントローラ７によ
り駆動さｎるため、コモンメモリ２上のＡＤＲ１番地の
データ（最初のＬ）ＭＡブロックの転送メモリ先頭番地
の上位ワード）が仇出さ几、システムバスインタフェー
ス回路５　ｋ　介Ｌ　テＤ　Ｍ　Ａ　：２７トローラ７
に読込１れる（ステップ１５ｓ）ｏその後、ＡＬ）ＦＬ
１＋２〜ＡＤＩ（１＋８番地のメモリアクセスが順次行
なわｎ１園様にＤＭＡコントローラ７に読込まｎる。そ
のｉ、ＯＷＮ信号ｇやアドレス信号Ｃ等のＬＡＭＡコン
トコントロール力している信号がインアクティブにさｎ
１メモリアクセスが終了される（ステップ１６ｓ）。こ
れらのメモリアクセス（すべてワードアクセス）におい
てに、メモリアドレスが第１の検出器１１のメモリ領域
（Ａｔ）Ｒ１！ｖＡＤ）ｔ２未満）であり、第１の検出
器１１から５回の出力信号ｍが出さｎ。

メモリアクセス検出レジスタ１６がセットさｎる。

次いで、イメージリーダ６からイメージ情報がイメージ
リーダ制御回路６に送られてくると、ＤＭＡタイミング
制御回路８にレディ信号りを待ち（ステップ１７３）、
これを受けて１６個の続出しクロック信号ｉパルスを発
生し、８ビット／画索のイメージ情報１６個が、イメー
ジデータ信号ｔｆ介して２値化回路１４及びディザ化回
路１５に送ら扛、順次単純２値化あるいにディザ化さｎ
。

１ビット／画素のデータ（信号ｐおよびｑ）とされ、更
に第１及び第２のシリアルパラレル変換回路１６及び１
７で並列化さ几（ステップ１８ｓ）、１６画素／ワード
のデータとなる（信号ｒ及びＳ）〇 −１、選択（ロ）路１８でにデータ切替信号０が１であ
るため、このうち並列２値化信号ｒが選択さｎる。１ワ
一ド分（１６画素分）のイメージデータが得らｎると、
ＤＭＡタイミング回路８ぼ、ＤＭＡリクエスト信号ｊｔ
出力しくステップ１９ｓ）、従来方式同様の動作のステ
ップ２０ｓ〜２４　ｓｔ−経て、イメージ情報のコモン
メモリ２へのＤＭＡ転送が行わｎる。

最初のＬ）ＭＡブロック（先頭ラインのイメージデータ
に対応）のＤＭＡ動作が終了すると、先に絖込んだリン
クアドレス（ＡＤＲＩ−２）ｋもとに、第２番目のＬ）
ＭＡブロック（２ライン目のイメージデータに対応）の
Ｄ　Ｍ　Ａ動作情報すなわち転送メモリ先頭番地ＡＤＲ
Ｏ＋２１６と転送ワード数１０８及びリンクアドレスＡ
Ｄ）ｔｌ　−３が上記同様にしてＤＭＡコントローラ７
に読込まれ、引き続＠ＬＡＭＡ動作が行われる。

１１８９番目のＤＭＡフ゛ロック（１１８９ライン目の
左半分のイメージデータに対応）のＤ　Ｍ　Ａ動作が終
了すると、前に読込んだリンクアドレスＡＤ）ｔ２−１
１８９をもとに、第１１９０香目のＤＭＡブロック（１
１８９ライン目の右半分にイメージデータに対応）のＤ
ＭＡ動作情報が、ＤＭＡコントローラ７に読込まｎる。

この時、参照さｎるコモンメモリ２上のアドレスｉ、Ａ
Ｄ）Ｌ２〜ＡＤＲ２＋８番地であり、この結果、第２の
検出器１２から検出器出力信号ｎが出力され、メモリア
クセス検出レジスタ１６にリセットさｎる（データ切替
信号０がＯとなる）。そこで、１１９０番目のｌ）ＭＡ
ブロックでコモンメモリ２へ転送さｎるイメージ情報と
しては並列ディザ化信号３すなわちディザ化回路１５で
疑似中間調化された信号となる。

同様にして１１９１番目のＬ）ＭＡブロック（１１９０
ライン目の左半分のイメージデータに対応）でく、リン
クアドレスがＡＤＩ−Ｌｌ−１１９０であるから、再び
並列２値化信号ｒがＤＭＡ転送さｎることにより、この
様にして、１１８９ラインから２３７６ライン目の右半
分の領域のみ、並列ディザ化信号Ｓが、他の領域でに並
列２値化信号ｒがコモンメモリ２に転送される。

３５６４番目のＤＭＡブロック（２３７６ライン目の右
半分のイメージデータに対応）のＤＭＡ動作が終了する
と、リンクアドレスがｋｔｔ　Ｏであるため、ＤＭＡ動
作はこれで完了することになる。

このようにして、イメージリーダ６から第２図の全イメ
ージ情報の読取全終了すると、従来装置同様にマイクロ
プロセッサ１に対して原稿の読取終了通知が行なわｆ’
Ｌ（ステップ６ｓ）、更に原稿排出等の各種終了処理が
行われる（ステップ７ｓ）。

なお、上記実施例でに、ディザ化領域は第２図に示すよ
うに１頁の右下の１／４の領域としたが、第５図（Ａｌ
のように、複数の領域とすることも、しかも一部のライ
ン上の複数の部分とすることもできる。また、第５図（
均のように、コモンメモリ２に読取る領域を原稿１頁全
体とするのでになく、斜線を施した部分全削除した領域
とすることもできる。この場合、イメージ情報格納領域
に有効画面領域に相当した大きさとなり、削除領域に第
６図の様にダミー用の特別領域に転送する。

なお、上記実施例でに、白黒２値化回路と疑似中間調の
ためのディザ化回路やシリアルパラレル変換回路に入出
力インタフェース部に設けたが、イメージリーダ６内部
に設け、イメージパスｂにに１ビット／画素のイメージ
情報を転送するようにしてもよい。

また、上記実施例でに、ワークステーションの場合につ
いて説明したが、ファクシミリや光学文字読取装置（Ｏ
Ｃａ）等の他のイメージ入力装置であっても工く、上記
実施例と同様の効果を奏する０ 〔発明の効果〕 以上のように、この発明によれば、リンクアレイチェー
ンモード機能を持つＬ）ＭＡコントローラを使用し、Ｄ
ＭＡコントローラが転送情報テーブル（アレイチェーン
テーブル）全参照する時に２つのメモリ領域のどちらを
アクセスしたか全検出する２つの検出器とその検出結果
を記憶するレジスタを設け、このレジスタ内容に従って
単純白黒２値化あるいにディザ化されたイメージ情報を
メモリにＤＭＡ転送するように礪成したので、１頁内に
任意の大きさ、任意の個数の単純白黒２値画像と中間調
画像が混在する場合にも、イメージリーダから読取に一
度で、各画像部分に適した２値化を行なった良質な読取
が可能となり、操作性を大幅に向上できるものが得らｎ
る効果がある。

【図面の簡単な説明】

ｗｃ１図にこの発明の一実施例によるイメージ入力装置
のブロック接続図、第２図に本実施例に用いる読取原稿
を示す図、第３図に本実施例のメモリマツプ図、第４図
に本実施例のｌ）ＭＡ用転送情報テーブルの内容を示す
図、第５図にこの発明の他の実施例の読取原稿上＊す図
、第６図に第５図の実施例で用いるメモリマツプ図、第
７図にマイクロプロセッサの動作のフローチャート、第
８図［ＩＪＭＡ動作のフローチャート、第９図に従来の
イメージ入力装置のブロック接続図、第１０図ばこの従
来例に用い／ｂ読読取原稿金子図、＄１１図にこのメモ
リマツプ図、第１２図は従来例及び本実施例で用いるデ
ィザ化のための閾値を示す図、第１３図に従来例のマイ
クロプロセッサの動作金子すフローチャート、第１４図
は同じ＜ＤＭＡ動作のフローチャートである。 ２にメモリ、７ｎＤＭＡコントローラ、１１に第１の検
出器、１２に８ｇ２の検出器、１６にレジスタ、１４に
２値化回路、１５框ディザ化回路、１８に選択回路であ
る。 なお、図中、同一符号に同−又は相当部分を示す０ 特許出願人　　三菱電機株式会社 １１　図 ８６４画業 第４図 ＋ＡＤＲＩｌ　　　　　　　　　　　　　　　　　（Ａ
ＤＲ２１（Ａｌ　　　　　　　　　　　　　　　　ｔ　
Ｂ　＋第８図 第９図 走査方間 第１１図 第１３図 第１４図

Claims (1)

【特許請求の範囲】
1. 原稿を走査して得た電気信号を単純に白黒２値化する２
   値化回路と、上記電気信号の疑似中間調処理を行なうデ
   ィザ化回路と、これら２値化回路およびディザ化回路か
   らの出力信号のいずれかをイメージ情報として取出す選
   択回路と、このイメージ情報を複数のブロックに亘り連
   続してダイレクト・メモリ・アクセス動作するリンクア
   レイチエーンモード機能を持つダイレクト・メモリ・ア
   クセスコントローラと、このダイレクト・メモリ・アク
   セスコントローラがメモリ上のダイレクト・メモリ・ア
   クセス用の転送情報テーブルを参照する時に、あらかじ
   め定められた第１及び第２のメモリ領域をアクセスした
   ことをそれぞれ検出する第１の検出器及び第２の検出器
   と、これらの両検出器の出力を受けて上記ダイレクト・
   メモリ・アクセスコントローラがこれら第１のあるいは
   第２の領域いずれをアクセスしたかを記憶し、この記憶
   内容に従つて上記選択回路に該イメージ情報の選択を行
   なわせるレジスタとを備えたイメージ入力装置。