JPH059832B2 - - Google Patents
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- JPH059832B2 JPH059832B2 JP58097874A JP9787483A JPH059832B2 JP H059832 B2 JPH059832 B2 JP H059832B2 JP 58097874 A JP58097874 A JP 58097874A JP 9787483 A JP9787483 A JP 9787483A JP H059832 B2 JPH059832 B2 JP H059832B2
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- JP
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- address
- access
- frame memory
- cpu
- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画像処理方法及び装置に係り、特に、
画像情報を記憶するフレームメモリのアドレスレ
ジスタを、処理装置からアクセスされるタイミン
グで自動的に更新する画像入力装置に関する。
画像情報を記憶するフレームメモリのアドレスレ
ジスタを、処理装置からアクセスされるタイミン
グで自動的に更新する画像入力装置に関する。
従来の画像入力装置は、画像情報が膨大である
ため、マイクロコンピユータ等のメモリエリアの
小さな処理装置の場合、フレームメモリアドレス
をレジスタで制御するか、処理装置のアドレスバ
ス信号線を、レジスタで拡張する方法で制御を行
なつていた。従つて、フレームメモリから一画素
のデータを読み出すためには、ＸアドレスとＹア
ドレスを設定してデータを読出し、次に更新更新
アドレスを決定して、この更新アドレスを設定し
てデータを読出すという具合に、アドレス制御命
令とデータ読出し命令を繰返し実行しなければな
らない。
ため、マイクロコンピユータ等のメモリエリアの
小さな処理装置の場合、フレームメモリアドレス
をレジスタで制御するか、処理装置のアドレスバ
ス信号線を、レジスタで拡張する方法で制御を行
なつていた。従つて、フレームメモリから一画素
のデータを読み出すためには、ＸアドレスとＹア
ドレスを設定してデータを読出し、次に更新更新
アドレスを決定して、この更新アドレスを設定し
てデータを読出すという具合に、アドレス制御命
令とデータ読出し命令を繰返し実行しなければな
らない。
たとえば、全画面が256（水平アドレス）×256
（垂直アドレス）であれば、１命令につき65536回
の動作が必要になり、このため処理速度が遅くな
るという問題があつた。
（垂直アドレス）であれば、１命令につき65536回
の動作が必要になり、このため処理速度が遅くな
るという問題があつた。
本発明の目的は、フレームメモリアドレスをレ
ジスタで制御する方式において、データ読み出し
開始アドレスを設定する以外は、アドレス制御命
令を実行することなく、アドレス更新を行なうこ
とが出来る画像入力装置を提供するにある。
ジスタで制御する方式において、データ読み出し
開始アドレスを設定する以外は、アドレス制御命
令を実行することなく、アドレス更新を行なうこ
とが出来る画像入力装置を提供するにある。
本発明は、CPUからフレームメモリに複数の
アドレスを割当て、この複数のアドレスを利用し
て現在アクセス中の画素のアドレスとそれに隣接
する８方向の画素の更新アドレスを統一的に指定
できるようになし、所定開始アドレスを設定する
以外はアドレス制御命令によらずに次のアクセス
アドレスを自動更新できるようにしている。
アドレスを割当て、この複数のアドレスを利用し
て現在アクセス中の画素のアドレスとそれに隣接
する８方向の画素の更新アドレスを統一的に指定
できるようになし、所定開始アドレスを設定する
以外はアドレス制御命令によらずに次のアクセス
アドレスを自動更新できるようにしている。
これによれば、アドレス更新の処理動作を低減
し、膨大な数からなる画像データの処理速度を大
幅に向上するものである。
し、膨大な数からなる画像データの処理速度を大
幅に向上するものである。
すなわち本発明は、処理装置（以下、CPU）
からのアドレス制御命令に従つてフレームメモリ
をアクセスし、画像データをリード／ライトする
画像処理方法において、 CPUは、フレームメモリに複数のアドレスを
割当るためにCPUメモリ内に複数のアドレスポ
ートを設定していて、フレームメモリをアクセス
する所定の始点アドレスとなるアクセスアドレス
を含むアドレス制御命令を、アクセスアドレスに
隣接する斜めを含む複数方向のアドレスの一つを
次の更新アドレスとするために予め前記更新方向
の各々と対応されている所定アドレスポートを用
いて出力し、 前記アドレス制御命令を受信した画像入力装置
は、アクセスアドレスをフレームメモリの画素点
を指定するアドレスレジスタに設定してCPUか
らのアクセス命令を実行可能にするとともに、該
アクセス命令の実行タイミングで前記所定アドレ
スポートの更新方向に応じ前記アドレスレジスタ
の内容を２次元に増減して更新するようにしたこ
とを特徴とする。
からのアドレス制御命令に従つてフレームメモリ
をアクセスし、画像データをリード／ライトする
画像処理方法において、 CPUは、フレームメモリに複数のアドレスを
割当るためにCPUメモリ内に複数のアドレスポ
ートを設定していて、フレームメモリをアクセス
する所定の始点アドレスとなるアクセスアドレス
を含むアドレス制御命令を、アクセスアドレスに
隣接する斜めを含む複数方向のアドレスの一つを
次の更新アドレスとするために予め前記更新方向
の各々と対応されている所定アドレスポートを用
いて出力し、 前記アドレス制御命令を受信した画像入力装置
は、アクセスアドレスをフレームメモリの画素点
を指定するアドレスレジスタに設定してCPUか
らのアクセス命令を実行可能にするとともに、該
アクセス命令の実行タイミングで前記所定アドレ
スポートの更新方向に応じ前記アドレスレジスタ
の内容を２次元に増減して更新するようにしたこ
とを特徴とする。
第１図に、本発明の画像入力装置を含む、画像
処理装置のブロツク図を示す。
処理装置のブロツク図を示す。
工業用テレビカメラ４によつて撮影された映像
は、複合映像信号に変換されて画像入力装置３に
入力される。入力された複合映像信号は、映像増
幅器５を介してＡ／Ｄコンバータ６と同期分離回
路７に接続される。
は、複合映像信号に変換されて画像入力装置３に
入力される。入力された複合映像信号は、映像増
幅器５を介してＡ／Ｄコンバータ６と同期分離回
路７に接続される。
タイミング制御回路８は、工業用テレビカメラ
４の水平走査による映像信号を、画素に分解する
ためのサンプリングパルスを発生し、Ａ／Ｄコン
バータ６とＤ／Ａコンバータ１５を制御する。
４の水平走査による映像信号を、画素に分解する
ためのサンプリングパルスを発生し、Ａ／Ｄコン
バータ６とＤ／Ａコンバータ１５を制御する。
アドレス発生回路９は、同期分離回路７で検出
される同期信号のタイミングで、タイミング制御
回路８から出力されるサンプリングパルスをカウ
ントし、フレームメモリの取り込みアドレスを発
生させる。
される同期信号のタイミングで、タイミング制御
回路８から出力されるサンプリングパルスをカウ
ントし、フレームメモリの取り込みアドレスを発
生させる。
１０は、アドレス発生回路９から指定されるア
ドレスと、アドレスレジスタ１８から指定される
アドレスの、いずれかを選択してフレームメモリ
１２に接続するアドレス信号用マルチプレクサで
ある。また、１１は処理装置１からの書き込みデ
ータとＡ／Ｄコンバータ６によつて得られる取り
込みデータの、いずれかを選択してフレームメモ
リに接続する書き込みデータ用マルチプレクサで
ある。
ドレスと、アドレスレジスタ１８から指定される
アドレスの、いずれかを選択してフレームメモリ
１２に接続するアドレス信号用マルチプレクサで
ある。また、１１は処理装置１からの書き込みデ
ータとＡ／Ｄコンバータ６によつて得られる取り
込みデータの、いずれかを選択してフレームメモ
リに接続する書き込みデータ用マルチプレクサで
ある。
フレームメモリ１２のアドレスは、水平方向と
垂直方向の二次元座標で表現され、水平方向はテ
レビカメラの走査線上のサンプル数で示され、垂
直方向は走査線の数で示される。そしてデータ
は、画素の濃淡情報を示す。本実施例によるフレ
ームメモリは、水平256点、垂直256本、映像デー
タ4bitの32kbyteのメモリである。
垂直方向の二次元座標で表現され、水平方向はテ
レビカメラの走査線上のサンプル数で示され、垂
直方向は走査線の数で示される。そしてデータ
は、画素の濃淡情報を示す。本実施例によるフレ
ームメモリは、水平256点、垂直256本、映像デー
タ4bitの32kbyteのメモリである。
メモリ制御回路１３は、アドレスセレクタ１０
及びデータセレクタ１１を制御し、フレームメモ
リの読み出し、書き込みのタイミングを制御す
る。
及びデータセレクタ１１を制御し、フレームメモ
リの読み出し、書き込みのタイミングを制御す
る。
モニタテレビ１４は、フレームメモリ１２に記
憶された映像を観察する場合に使用する。フレー
ムメモリ１２のデイジタル映像データは、Ｄ／Ａ
コンバータ１５でアナログ映像信号に変換され、
合成回路１６によつて垂直、水平同期信号を含
む、複合映像信号に変換された後に、モニタテレ
ビに接続される。
憶された映像を観察する場合に使用する。フレー
ムメモリ１２のデイジタル映像データは、Ｄ／Ａ
コンバータ１５でアナログ映像信号に変換され、
合成回路１６によつて垂直、水平同期信号を含
む、複合映像信号に変換された後に、モニタテレ
ビに接続される。
１７は、処理装置インタフエイスバス２と画像
入力装置３を接続するための制御回路で、処理装
置のメモリ空間内へ画像入力装置を割り付け、デ
ータバツフア１９のデータ転送タイミングを制御
する。
入力装置３を接続するための制御回路で、処理装
置のメモリ空間内へ画像入力装置を割り付け、デ
ータバツフア１９のデータ転送タイミングを制御
する。
アドレスレジスタ１８は、処理装置１からアク
セス（リード／ライト）するフレームメモリのア
ドレスを設定すると共に、そのアクセスアドレス
を自動更新する機能をもつ。レジスタへのアドレ
スの設定は、フレームメモリに割当られる画像処
理アドレス空間（第４図）に対応して行なわれ
る。
セス（リード／ライト）するフレームメモリのア
ドレスを設定すると共に、そのアクセスアドレス
を自動更新する機能をもつ。レジスタへのアドレ
スの設定は、フレームメモリに割当られる画像処
理アドレス空間（第４図）に対応して行なわれ
る。
ところで、処理装置１はフレームメモリ（１
台）に複数のアドレスを割当るために、複数個の
アドレスポートをその主メモリ内に設定してい
て、後述する第４図に示すように、各アドレスポ
ートには更新するアドレスの方向が対応される。
そこで、アドレスレジスタ１８は処理装置からバ
ス２を経由して送られてくるアドレス制御命令
が、どのアドレスポートのものであるかチエツク
し、当該アドレスポートに予め設定されている更
新方向に従つて、次にアクセスするアドレスを更
新する。更新はアクセス動作終了のタイミングで
行なう。
台）に複数のアドレスを割当るために、複数個の
アドレスポートをその主メモリ内に設定してい
て、後述する第４図に示すように、各アドレスポ
ートには更新するアドレスの方向が対応される。
そこで、アドレスレジスタ１８は処理装置からバ
ス２を経由して送られてくるアドレス制御命令
が、どのアドレスポートのものであるかチエツク
し、当該アドレスポートに予め設定されている更
新方向に従つて、次にアクセスするアドレスを更
新する。更新はアクセス動作終了のタイミングで
行なう。
第２図に、処理装置として8bitマイクロコンピ
ユータ6800（以下MPUと略す）を使用して本発明
を実施した、アドレスレジスタ部のブロツク図を
示す。
ユータ6800（以下MPUと略す）を使用して本発明
を実施した、アドレスレジスタ部のブロツク図を
示す。
MPUと画像入力装置間のデータ転送は、MPU
の転送命令で実行され、インタフエイスバス２に
転送アドレス及び転送タイミングが与えられる。
転送アドレスは、バスのＡ１５〜Ａ０，VMAの
信号で与えられ、転送タイミングはφ2，Ｒ／Ｗ
の信号により制御される。
の転送命令で実行され、インタフエイスバス２に
転送アドレス及び転送タイミングが与えられる。
転送アドレスは、バスのＡ１５〜Ａ０，VMAの
信号で与えられ、転送タイミングはφ2，Ｒ／Ｗ
の信号により制御される。
２０は、画像入力装置をMPUのアドレス空間
内に割り付けるためのアドレス比較器であり、２
１は画像入力装置のアドレスを設定するスイツチ
である。アドレス比較器２０は、スイツチ２１に
より設定されたアドレスと、インタフエイスバス
２上のアドレス信号を比較し、同一アドレスを検
知した場合に、アドレス一致信号を出力する。
内に割り付けるためのアドレス比較器であり、２
１は画像入力装置のアドレスを設定するスイツチ
である。アドレス比較器２０は、スイツチ２１に
より設定されたアドレスと、インタフエイスバス
２上のアドレス信号を比較し、同一アドレスを検
知した場合に、アドレス一致信号を出力する。
また、バス上のメモリアドレスが有効であるこ
とを示すVMA信号をバスレシーバ２２を介して
入力し、アドレス一致信号をNANDゲート２３
で論理積をとり、画像入力装置が指定されたこと
を示すセレクト信号を出力する。画像入力装置
は、このセレクト信号を受け付けた時にだけ、
MPUのインタフエイスバスと接続される。
とを示すVMA信号をバスレシーバ２２を介して
入力し、アドレス一致信号をNANDゲート２３
で論理積をとり、画像入力装置が指定されたこと
を示すセレクト信号を出力する。画像入力装置
は、このセレクト信号を受け付けた時にだけ、
MPUのインタフエイスバスと接続される。
２４は、アドレスレジスタ制御回路を示し、２
５は転送データ制御回路を示す。これらは、バス
のタイミング信号φ2，Ｒ／Ｗと、アドレス信号
Ａ３〜Ａ０までの下位4bitをデコードして、転送
データ及び、アドレス更新内容を制御する。
５は転送データ制御回路を示す。これらは、バス
のタイミング信号φ2，Ｒ／Ｗと、アドレス信号
Ａ３〜Ａ０までの下位4bitをデコードして、転送
データ及び、アドレス更新内容を制御する。
また、NANDゲート２６は、φ2とＲ／Ｗの論
理積をとり、データバツフア１９の転送タイミン
グを制御する。Ｄ７〜Ｄ０はデータ信号である。
理積をとり、データバツフア１９の転送タイミン
グを制御する。Ｄ７〜Ｄ０はデータ信号である。
２７と２８はアドレスレジスタで、２７は水平
方向、２８は垂直方向のアドレスを格納する。こ
のアドレスレジスタは、カウントデータがプリセ
ツト可能で、カウントアツプとカウントダウンの
カウント入力を、別々にもつアツプダウンカウン
タを使用する。カウンタにアドレスデータをプリ
セツトする指令及び、アドレスデータの更新命令
は、MPUからのアドレス制御命令に従い、アド
レスレジスタ制御回路２４から出力される。
方向、２８は垂直方向のアドレスを格納する。こ
のアドレスレジスタは、カウントデータがプリセ
ツト可能で、カウントアツプとカウントダウンの
カウント入力を、別々にもつアツプダウンカウン
タを使用する。カウンタにアドレスデータをプリ
セツトする指令及び、アドレスデータの更新命令
は、MPUからのアドレス制御命令に従い、アド
レスレジスタ制御回路２４から出力される。
指令信号線２９の内容は、カウントアツプパル
ス、カウントダウンパルス、データロード、カウ
ンタクリアの４種から成り、それぞれ２７，２８
のカウンタに独立して接続される。
ス、カウントダウンパルス、データロード、カウ
ンタクリアの４種から成り、それぞれ２７，２８
のカウンタに独立して接続される。
３０は、垂直方向アドレスレジスタ用データセ
レクタで、フレームメモリの有効アドレスだけを
更新させるのに必要なアドレスデータを、設定ス
イツチ３１から読み出す場合と、MPUから転送
されるアドレスデータのいずれかを垂直アドレス
レジスタ２８に接続する。
レクタで、フレームメモリの有効アドレスだけを
更新させるのに必要なアドレスデータを、設定ス
イツチ３１から読み出す場合と、MPUから転送
されるアドレスデータのいずれかを垂直アドレス
レジスタ２８に接続する。
３２はアドレス管理回路で、アドレスレジスタ
２７と２８の内容を参照し、アドレスレジスタ制
御回路２４が制御指令２９を出力するのに必要な
位置情報を出力する。
２７と２８の内容を参照し、アドレスレジスタ制
御回路２４が制御指令２９を出力するのに必要な
位置情報を出力する。
３３はデータセレクタで、アドレスレジスタ２
７，２８の内容または、フレームメモリの映像デ
ータのいずれかを選択して、データバツフア１９
に接続するもので、転送データ制御回路２５によ
つて制御される。
７，２８の内容または、フレームメモリの映像デ
ータのいずれかを選択して、データバツフア１９
に接続するもので、転送データ制御回路２５によ
つて制御される。
第３図に、アドレス更新の内容を示す。
一般に、画像の認識処理では、まず画像の輪郭
を識別する。この場合に、画像情報が現在アクセ
ス中の画素から縦、横、斜め方向のどの画素に連
続するかを知り、連続する画素の方向に次のアク
セスを行なうようにすれば、輪郭の識別が可能と
なる。このような処理を容易にするためには、現
在アクセス中の画素に近接する８方向の画素の中
から次のアクセスアドレスを、画像入力装置側で
自動更新できるのが望ましい。本発明の画像入力
装置は、第３図に示すように、アドレスレジスタ
に格納されている水平アドレスＸ、及び垂直アド
レスＹに指定された画素Ｐ点をアクセスする動作
または動作終了のタイミングで、その近接する画
素ａ〜ｈのアドレスに、自動的にアドレスレジス
タの内容を変更する。
を識別する。この場合に、画像情報が現在アクセ
ス中の画素から縦、横、斜め方向のどの画素に連
続するかを知り、連続する画素の方向に次のアク
セスを行なうようにすれば、輪郭の識別が可能と
なる。このような処理を容易にするためには、現
在アクセス中の画素に近接する８方向の画素の中
から次のアクセスアドレスを、画像入力装置側で
自動更新できるのが望ましい。本発明の画像入力
装置は、第３図に示すように、アドレスレジスタ
に格納されている水平アドレスＸ、及び垂直アド
レスＹに指定された画素Ｐ点をアクセスする動作
または動作終了のタイミングで、その近接する画
素ａ〜ｈのアドレスに、自動的にアドレスレジス
タの内容を変更する。
第４図に、画像入力装置をMPUのメモリエリ
ア内で、E100〜E10F番地に割り当てた場合のフ
レームメモリのアクセス方法及び、第３図に対応
するアドレス更新内容を示す。
ア内で、E100〜E10F番地に割り当てた場合のフ
レームメモリのアクセス方法及び、第３図に対応
するアドレス更新内容を示す。
E100番地は、水平アドレスレジスタＸにデー
タを設定するアドレスポートであり、E101番地
は、垂直アドレスレジスタＹにデータを設定する
アドレスポートである。また、E102番地〜E10A
番地は、Ｘ，Ｙのアドレスレジスタの示すフレー
ムメモリの内容をアクセスするアドレスポートで
ある。
タを設定するアドレスポートであり、E101番地
は、垂直アドレスレジスタＹにデータを設定する
アドレスポートである。また、E102番地〜E10A
番地は、Ｘ，Ｙのアドレスレジスタの示すフレー
ムメモリの内容をアクセスするアドレスポートで
ある。
本発明は、フレームメモリをアクセスするため
に複数のアドレスポートを設け、どのアドレスポ
ートからフレームメモリをアクセスしたかによ
り、Ｘ，Ｙアドレスレジスタにインクリメント、
デクリメント及びデータロード、アドレスクリア
の制御を行なつて、アドレスを更新する。たとえ
ば、第４図で、E102番地のＰ点の画素データを
アクセスするポートで、アクセス動作を行なつて
もアドレスは更新されない。また、E103番地は、
Ｐ点の画素データをアクセスした後にＸアドレス
レジスタの内容に＋１を加算し、ａ点にアドレス
更新を行なうポートである。このような方法で、
アドレスレジスタ制御回路は、MPUがフレーム
メモリをアクセスするアドレスポートの位置によ
つて、Ｘ，Ｙのアドレスレジスタを自動的に更新
する。
に複数のアドレスポートを設け、どのアドレスポ
ートからフレームメモリをアクセスしたかによ
り、Ｘ，Ｙアドレスレジスタにインクリメント、
デクリメント及びデータロード、アドレスクリア
の制御を行なつて、アドレスを更新する。たとえ
ば、第４図で、E102番地のＰ点の画素データを
アクセスするポートで、アクセス動作を行なつて
もアドレスは更新されない。また、E103番地は、
Ｐ点の画素データをアクセスした後にＸアドレス
レジスタの内容に＋１を加算し、ａ点にアドレス
更新を行なうポートである。このような方法で、
アドレスレジスタ制御回路は、MPUがフレーム
メモリをアクセスするアドレスポートの位置によ
つて、Ｘ，Ｙのアドレスレジスタを自動的に更新
する。
第５図に、E103番地から連続してデータをア
クセスした場合の水平方向のデータスキヤン動作
を示す。また第６図に、E105番地から連続して
データをアクセスした場合の垂直方向のデータス
キヤン動作を示す。図において、Ｙ方向アドレス
の０〜239画素アドレスは有効メモリエリアを示
し、240〜255の画素アドレスは無効エリアを示
す。アドレス管理回路は、水平方向アドレスレジ
スタの内容が０または255の場合、垂直方向アド
レスレジスタの内容が０または239の場合には、
有効メモリエリア内のアドレス更新だけを行なわ
せるために、アドレスレジスタ制御回路に位置情
報を伝達する。
クセスした場合の水平方向のデータスキヤン動作
を示す。また第６図に、E105番地から連続して
データをアクセスした場合の垂直方向のデータス
キヤン動作を示す。図において、Ｙ方向アドレス
の０〜239画素アドレスは有効メモリエリアを示
し、240〜255の画素アドレスは無効エリアを示
す。アドレス管理回路は、水平方向アドレスレジ
スタの内容が０または255の場合、垂直方向アド
レスレジスタの内容が０または239の場合には、
有効メモリエリア内のアドレス更新だけを行なわ
せるために、アドレスレジスタ制御回路に位置情
報を伝達する。
有効メモリエリア内のアドレス更新は、アドレ
スレジスタに使用しているアツプダウンカウンタ
に、カウントアツプまたはカウントダウンパルス
を与えることで実行し、有効メモリエリア端で
は、カウンタクリアまたはデータロードパルスを
与えることで実行する。また、垂直方向の有効メ
モリエルア内だけを効率良くアクセスさせるため
に、垂直方向の有効メモリエリア端で、239から
０にアドレスを更新させる場合は、カウンタクリ
アパルスで、０から239にアドレスを更新させる
場合はデータロードパルスで制御し、データアク
セスと同時にアドレスを更新する。それ以外の動
作は、カウントアツプパルスまたはカウントダウ
ンパルスで制御し、データアクセスの動作終了時
にアドレス更新を行なう。
スレジスタに使用しているアツプダウンカウンタ
に、カウントアツプまたはカウントダウンパルス
を与えることで実行し、有効メモリエリア端で
は、カウンタクリアまたはデータロードパルスを
与えることで実行する。また、垂直方向の有効メ
モリエルア内だけを効率良くアクセスさせるため
に、垂直方向の有効メモリエリア端で、239から
０にアドレスを更新させる場合は、カウンタクリ
アパルスで、０から239にアドレスを更新させる
場合はデータロードパルスで制御し、データアク
セスと同時にアドレスを更新する。それ以外の動
作は、カウントアツプパルスまたはカウントダウ
ンパルスで制御し、データアクセスの動作終了時
にアドレス更新を行なう。
第７図は、MPUのデータリード時に各制御パ
ルスを発生させるタイミングチヤートを示す。
ルスを発生させるタイミングチヤートを示す。
各制御パルスは、アドレスレジスタ制御回路に
より選択され、水平アドレスレジスタＸ及び垂直
アドレスレジスタＹに出力される。なお、φ1は
φ2とは逆位相の同期信号を示す。
より選択され、水平アドレスレジスタＸ及び垂直
アドレスレジスタＹに出力される。なお、φ1は
φ2とは逆位相の同期信号を示す。
本発明によれば、複雑なアドレス計算をせずに
任意方向のアドレスを更新できるだけでなく、ア
クセスを開始するアドレスを一度設定するだけ
で、フレームメモリデータを連続してアクセスで
きるため、処理時間を短縮することができる。
任意方向のアドレスを更新できるだけでなく、ア
クセスを開始するアドレスを一度設定するだけ
で、フレームメモリデータを連続してアクセスで
きるため、処理時間を短縮することができる。
第１図は本発明を組み込んだ画像入力装置のブ
ロツク図、第２図は本発明の一実施例のアドレス
更新機能をもつたアドレスレジスタの構成図、第
３図はアドレス更新の方向を示す図、第４図はア
ドレス更新内容とMPUメモリエリア番地の対応
図、第５図及び第６図はアドレス更新機能による
フレームメモリ内走査の実施例を示す図、第７図
は制御クロツクのタイミングチヤート図である。 １８……アドレスレジスタ。
ロツク図、第２図は本発明の一実施例のアドレス
更新機能をもつたアドレスレジスタの構成図、第
３図はアドレス更新の方向を示す図、第４図はア
ドレス更新内容とMPUメモリエリア番地の対応
図、第５図及び第６図はアドレス更新機能による
フレームメモリ内走査の実施例を示す図、第７図
は制御クロツクのタイミングチヤート図である。 １８……アドレスレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 処理装置（以下、CPU）からのアドレス制
御命令に従つてフレームメモリをアクセスし画像
データをリード／ライトする画像処理方法におい
て、 CPUは、フレームメモリに複数のアドレスを
割当るためにCPUメモリ内に複数のアドレスポ
ートを設定していて、フレームメモリをアクセス
する所定の始点アドレスとなるアクセスアドレス
を含むアドレス制御命令を、前記アクセスアドレ
スに隣接する斜めを含む複数方向のアドレスの一
つを次の更新アドレスとするために予め前記更新
方向の各々と対応されている所定アドレスポート
を用いて出力し、 前記アドレス制御命令を受信した画像入力装置
は、アクセスアドレスをフレームメモリの画素点
を指定するアドレスレジスタに設定してCPUか
らのアクセス命令を実行可能にするとともに、該
アクセス命令の実行タイミングで前記所定アドレ
スポートの更新方向に応じ前記アドレスレジスタ
の内容を２次元に増減して更新することを特徴と
する画像処理方法。 ２ 前記アクセス命令がデータ読出しである場合
に、更新されたアクセスアドレスは画像データが
連続する画素点となるように前記更新方向を指定
することを特徴とする特許請求の範囲第１項記載
の画像処理方法。 ３ 処理装置（以下、CPU）と、フレームメモ
リと、CPUとインタフエイスバスで接続され
CPUからのアドレス制御命令に従つてフレーム
メモリのアクセスを制御する画像入力装置を具備
して画像データをリード／ライトする画像処理装
置において、 前記CPUは、前記フレームメモリに複数のア
ドレスを割当るためにCPUメモリ内にもつ複数
のアドレスポートと、前記フレームメモリをアク
セスする所定の始点を設定するアクセスアドレス
とその更新のために前記アクセスアドレスに隣接
する斜め方向を含む複数の更新方向の各々と対応
される前記アドレスポートの一つの指定を含む前
記アクセス制御命令を出力するアドレス制御命令
出力手段及び前記フレームメモリをリード／ライ
トするアクセス命令を出力するアクセス命令出力
手段を具備し、 前記画像入力装置は、前記アドレス制御命令の
前記アクセスアドレスを記憶するアドレスレジス
タと、前記アドレス制御命令により指定される所
定のアクセスポートの所定更新方向に応じ前記ア
ドレスレジスタのアクセスアドレスを２次元に増
減して更新アドレスを設定するアドレス更新手段
と、前記更新アドレスがフレームメモリのアクセ
ス有効範囲であるか否かをチエツクし、否の場合
に前記更新アドレスを所定有効アドレスにシフト
するアドレス管理手段と、前記アクセス命令に応
じ前記フレームメモリからCPUにデータを転送
するデータ転送手段を具備していることを特徴と
する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097874A JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097874A JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223880A JPS59223880A (ja) | 1984-12-15 |
| JPH059832B2 true JPH059832B2 (ja) | 1993-02-08 |
Family
ID=14203889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097874A Granted JPS59223880A (ja) | 1983-06-03 | 1983-06-03 | 画像処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844382B2 (en) | 2001-03-23 | 2005-01-18 | Milliken & Company | Gels comprising asymmetric dipolar multi-substituted alditol derivatives |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019253A (ja) * | 1983-07-13 | 1985-01-31 | Toshiba Corp | メモリアドレス制御回路 |
| JPH0621997B2 (ja) * | 1989-06-26 | 1994-03-23 | ローム株式会社 | キー操作機器用ｒｏｍデータ読出装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029134B2 (ja) * | 1978-01-13 | 1985-07-09 | 日本電気株式会社 | 記憶装置制御方式 |
| JPS55110363A (en) * | 1979-02-19 | 1980-08-25 | Toshiba Corp | Picture processor |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
| JPS5851373A (ja) * | 1981-09-22 | 1983-03-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
-
1983
- 1983-06-03 JP JP58097874A patent/JPS59223880A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844382B2 (en) | 2001-03-23 | 2005-01-18 | Milliken & Company | Gels comprising asymmetric dipolar multi-substituted alditol derivatives |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59223880A (ja) | 1984-12-15 |
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