JPS63143654A - ア−ビタ回路 - Google Patents
ア−ビタ回路Info
- Publication number
- JPS63143654A JPS63143654A JP29072686A JP29072686A JPS63143654A JP S63143654 A JPS63143654 A JP S63143654A JP 29072686 A JP29072686 A JP 29072686A JP 29072686 A JP29072686 A JP 29072686A JP S63143654 A JPS63143654 A JP S63143654A
- Authority
- JP
- Japan
- Prior art keywords
- input
- ack
- reo
- request
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期的に発生する複数の要求の競合を裁
定するアービタ回路に関するものである。
定するアービタ回路に関するものである。
互いに非同期的に動作する複数のデジタルサブシステム
（ｅ、ｆ、マルチプロセッサシステム）が一つの資源（
ｅ、ｆ、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は、時間的にランダムに発生す
るので、この競合を裁定する必要がある。例えば、ある
サブシステムから共有資源使用要求があった時、共有資
源が他のサブシステムによって既に使用中であれば、使
用終了まで、その要求を待機させておく処理が必要であ
り、このような競合裁定処理を行うのがアービタ回路で
ある。
（ｅ、ｆ、マルチプロセッサシステム）が一つの資源（
ｅ、ｆ、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は、時間的にランダムに発生す
るので、この競合を裁定する必要がある。例えば、ある
サブシステムから共有資源使用要求があった時、共有資
源が他のサブシステムによって既に使用中であれば、使
用終了まで、その要求を待機させておく処理が必要であ
り、このような競合裁定処理を行うのがアービタ回路で
ある。
第８図は、例えばｌ５ＳＣＣ８５、ＤＩＧＥＳＴ ０Ｆ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＳ（Ｐ４５）に示された
従来のアービタ回路である。信号ＲＥＯ−Ａ及びＲＥＯ
−Ｂは、それぞれサブシステムからの要求を表す信号で
あり、信号ＡＣＫ−Ａ及び屁丁１は、それぞれ要求信号
ＲＥＯ−Ａ及びＲＥＯ−Ｂの要求を承認したことを表す
信号である。（１ａ）は要求信号ＲＥＯ−Ａと承認信号
ＡＣＫ−Ｂを入力、承認信号ＡＣＫ−Ａを出力とするＮ
ＡＮＤゲート、（１ｂ）は、要求信号ＲＥＯ−Ｂと承認
信号ＡＣＫ−Ａを入力、承認信号層］Ｃ丁を出力とする
ＮＡＮＤゲートであり、ＮＡＮＤゲート（ｌａ）（ｌｂ
）はＲＳフリップフロップを構成している。
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＳ（Ｐ４５）に示された
従来のアービタ回路である。信号ＲＥＯ−Ａ及びＲＥＯ
−Ｂは、それぞれサブシステムからの要求を表す信号で
あり、信号ＡＣＫ−Ａ及び屁丁１は、それぞれ要求信号
ＲＥＯ−Ａ及びＲＥＯ−Ｂの要求を承認したことを表す
信号である。（１ａ）は要求信号ＲＥＯ−Ａと承認信号
ＡＣＫ−Ｂを入力、承認信号ＡＣＫ−Ａを出力とするＮ
ＡＮＤゲート、（１ｂ）は、要求信号ＲＥＯ−Ｂと承認
信号ＡＣＫ−Ａを入力、承認信号層］Ｃ丁を出力とする
ＮＡＮＤゲートであり、ＮＡＮＤゲート（ｌａ）（ｌｂ
）はＲＳフリップフロップを構成している。
第４図は、第８図の動作を説明するため第８図の回路に
おける各部のタイミング波形を示したものである。ＲＥ
Ｏ−Ａは要求信号ＲＥＯ−Ａの電圧波形、ＲＥＯ−Ｂは
要求信号ＲＥＯ−Ｈの電圧波形、ＡＣＫ−Ａは承認信号
ＡＣＫ−Ａの電圧波形、ＡＣＫ−Ｂは承認信号ＡＣＫ−
Ｈの電圧波形であり、ｊＯ＋ｉｌ＋ｔ２＋ｊ＊＋ ｔ４
＋ ｊｇ＋ｔ６は、それぞれ時刻を表す。
おける各部のタイミング波形を示したものである。ＲＥ
Ｏ−Ａは要求信号ＲＥＯ−Ａの電圧波形、ＲＥＯ−Ｂは
要求信号ＲＥＯ−Ｈの電圧波形、ＡＣＫ−Ａは承認信号
ＡＣＫ−Ａの電圧波形、ＡＣＫ−Ｂは承認信号ＡＣＫ−
Ｈの電圧波形であり、ｊＯ＋ｉｌ＋ｔ２＋ｊ＊＋ ｔ４
＋ ｊｇ＋ｔ６は、それぞれ時刻を表す。
次に第８図に示す回路の動作を、第４図を参照して説明
する。要求信＠ＲＥＯ−Ａ、ＲＥＯ−Ｂ からの要求が
ないつまり両信号がＬ１のとき、ＮＡＮＤゲート（１ａ
）の一方の入力ＲＥＯ−ＡがＩＬｌであるから、前記Ｎ
ＡＮＤゲート（１ａ）の出力ＡＣＫ−Ａは他方の入力の
状態（こかかわらすＭＨｌとなり、同様にＮＡＮＤゲー
ト（１ｂ）の出力ＡＣＫ−Ｂも１Ｈ１となる。
する。要求信＠ＲＥＯ−Ａ、ＲＥＯ−Ｂ からの要求が
ないつまり両信号がＬ１のとき、ＮＡＮＤゲート（１ａ
）の一方の入力ＲＥＯ−ＡがＩＬｌであるから、前記Ｎ
ＡＮＤゲート（１ａ）の出力ＡＣＫ−Ａは他方の入力の
状態（こかかわらすＭＨｌとなり、同様にＮＡＮＤゲー
ト（１ｂ）の出力ＡＣＫ−Ｂも１Ｈ１となる。
承認番号はロー・アクティブであるから、ＡＣＫ−Ａ。
ＡＣＫ−Ｂが共にＩＬｌであることは、承認をしていな
いことを意味する。（時刻ｔ。）要求信号ＲＥＯ−Ｅが
１Ｈ１となって要求を行い、要求信号ＲＥＯ−ＢがＩＬ
ｌで要求を行っていないとき、ＮＡＮＤゲート（１ｂ）
の出力ＡＣＫ−ＢはＲＥＯ−ＢがＩＬｌであることから
ｌ ＨＭとなって承認を行なわず、ＮＡＮＤゲート（ｌ
ａ）の出力ＡＣＫ−ＡはＲＥＯ−Ａが’Ｈ’ ％ＡＣＫ
−ＢがｌＨｌであることから１Ｌ１となって要求を承認
する。（時刻１１ ）反対に要求信号ＲＥＯ−Ａが”Ｌ
“となって要求を行なわず、要求信号ＲＥＱ−Ｂが“Ｈ
ｌとなって要求を行なっているとき、ＮＡＮＤゲート（
１ａ）の出力ＡＣＫ−ＡはＲＥＯ−Ａがｌ Ｌ Ｗであ
ることがらａＨｌとなって承認を行なわず、ＮＡＮＤゲ
ート（ｌｂ）の出力ＡＣＫ−ＢはＲＥＯ−Ｂが１ａ１％
ＡＣＫ−Ａが１Ｈ１であることから１Ｌ１となって要求
を承認する。（時刻ｔ２）要求信号ＲＥＯ−Ａが’Ｈ’
ＲＥＯ−Ｂが１Ｌ１となりそれに応じて承認信号ＡＣ
Ｋ−Ａが“ＬｌＡＣＫ−Ｂが°Ｈ“となった（時刻ｔ８
）後に、要求信号ＲＥＯ−Ｂも要求を行なってＲＥＯ−
Ａ、ＲＥＯ−Ｂが共にＭＨｌとなったとき、ＮＡＮＤゲ
ート（１ａ）の出力ＡＣＫ−ＡはＲＥＱ−Ａが”Ｈ”
、 ＡＣＫ−Ｂが１Ｈ１であることからＩＬｌのままで
あり、ＮＡＮＤゲート（Ｉｂ）の出力ＡＣＫ−，ＢはＲ
ＥＯ−Ｂが１Ｈ１、ＡＣＫ−Ａが“Ｌ″であることから
Ｈ１のままであり、要求信号ＲＥＯ−Ｂの要求は承認さ
れない。（時刻ｔ４）シかし、要求信号ＲＥＯ−Ａの要
求が終了してＲＥＯ−Ａが”Ｌ”、ＲＥＯ−ＢがＭＨｌ
となると％ＮＡＮＤゲート（ｌａ）の出力ＡＣＫ−Ａは
ＲＥＯ−Ａが”Ｌｌであることから１Ｈ１となって承認
を終了し、ＮＡＮＤゲート（１ｂ） ｃ７）出力ＡＣＫ
−ＢはＲＥＯ−Ｂ が’Ｈ’、ＡＣＫ−ＡがｌＨｌであ
ることから１Ｌ″となり要求信号ＲＥＯ−Ｂの要求が承
認される。（時刻ｔｓ） 〔発明が解決しようとする問題点〕 上記のような従来のアービタ回路において、要求信号Ｒ
ＥＯ−Ａ、ＲＥＯ−Ｂ の要求が同時に起こって共に”
Ｌ″から”Ｈ”に変化したときのことを考える。（時刻
ｔａ）変化の前、つ才りＲＥＯ−Ａ 、 ＲＥＯ−Ｂ
カ共ｉｃ ’Ｌ’ テｈツｔ： ２−きは、ＡＣＫ−Ａ
、ＡＣＫ−Ｂは共にｌ ＨＩであった。従ってＮＡＮＤ
ゲート（ｌａ） （７） 出力ＡＣＫ−Ａ ｉ、ｔ Ｒ
ＥＯ−Ａ カ”Ｈ’ ％ＡＣＫ−ＢがＨ”であることが
らＩＬｌになろうとする。同様ｆ２ｍＮＡＮＤ’７’−
ト（１ｂ）の出力ＡＣＫ−ＢはＲＥＯ−Ｂが”Ｈ” 、
ＡＣＫ−Ａｂｓ ”Ｈｗテア；６ コトカラ’Ｌ’
ニナ７）うとする。一方、ＲＥＯ−Ａ、ＲＥＯ−Ｂび共
に１Ｈ″の場合、ＲＳフリップフロップの性質よりＡＣ
Ｋ−ＡとＡＣＫ−Ｂは互いに反転した値をとろうとする
。
いことを意味する。（時刻ｔ。）要求信号ＲＥＯ−Ｅが
１Ｈ１となって要求を行い、要求信号ＲＥＯ−ＢがＩＬ
ｌで要求を行っていないとき、ＮＡＮＤゲート（１ｂ）
の出力ＡＣＫ−ＢはＲＥＯ−ＢがＩＬｌであることから
ｌ ＨＭとなって承認を行なわず、ＮＡＮＤゲート（ｌ
ａ）の出力ＡＣＫ−ＡはＲＥＯ−Ａが’Ｈ’ ％ＡＣＫ
−ＢがｌＨｌであることから１Ｌ１となって要求を承認
する。（時刻１１ ）反対に要求信号ＲＥＯ−Ａが”Ｌ
“となって要求を行なわず、要求信号ＲＥＱ−Ｂが“Ｈ
ｌとなって要求を行なっているとき、ＮＡＮＤゲート（
１ａ）の出力ＡＣＫ−ＡはＲＥＯ−Ａがｌ Ｌ Ｗであ
ることがらａＨｌとなって承認を行なわず、ＮＡＮＤゲ
ート（ｌｂ）の出力ＡＣＫ−ＢはＲＥＯ−Ｂが１ａ１％
ＡＣＫ−Ａが１Ｈ１であることから１Ｌ１となって要求
を承認する。（時刻ｔ２）要求信号ＲＥＯ−Ａが’Ｈ’
ＲＥＯ−Ｂが１Ｌ１となりそれに応じて承認信号ＡＣ
Ｋ−Ａが“ＬｌＡＣＫ−Ｂが°Ｈ“となった（時刻ｔ８
）後に、要求信号ＲＥＯ−Ｂも要求を行なってＲＥＯ−
Ａ、ＲＥＯ−Ｂが共にＭＨｌとなったとき、ＮＡＮＤゲ
ート（１ａ）の出力ＡＣＫ−ＡはＲＥＱ−Ａが”Ｈ”
、 ＡＣＫ−Ｂが１Ｈ１であることからＩＬｌのままで
あり、ＮＡＮＤゲート（Ｉｂ）の出力ＡＣＫ−，ＢはＲ
ＥＯ−Ｂが１Ｈ１、ＡＣＫ−Ａが“Ｌ″であることから
Ｈ１のままであり、要求信号ＲＥＯ−Ｂの要求は承認さ
れない。（時刻ｔ４）シかし、要求信号ＲＥＯ−Ａの要
求が終了してＲＥＯ−Ａが”Ｌ”、ＲＥＯ−ＢがＭＨｌ
となると％ＮＡＮＤゲート（ｌａ）の出力ＡＣＫ−Ａは
ＲＥＯ−Ａが”Ｌｌであることから１Ｈ１となって承認
を終了し、ＮＡＮＤゲート（１ｂ） ｃ７）出力ＡＣＫ
−ＢはＲＥＯ−Ｂ が’Ｈ’、ＡＣＫ−ＡがｌＨｌであ
ることから１Ｌ″となり要求信号ＲＥＯ−Ｂの要求が承
認される。（時刻ｔｓ） 〔発明が解決しようとする問題点〕 上記のような従来のアービタ回路において、要求信号Ｒ
ＥＯ−Ａ、ＲＥＯ−Ｂ の要求が同時に起こって共に”
Ｌ″から”Ｈ”に変化したときのことを考える。（時刻
ｔａ）変化の前、つ才りＲＥＯ−Ａ 、 ＲＥＯ−Ｂ
カ共ｉｃ ’Ｌ’ テｈツｔ： ２−きは、ＡＣＫ−Ａ
、ＡＣＫ−Ｂは共にｌ ＨＩであった。従ってＮＡＮＤ
ゲート（ｌａ） （７） 出力ＡＣＫ−Ａ ｉ、ｔ Ｒ
ＥＯ−Ａ カ”Ｈ’ ％ＡＣＫ−ＢがＨ”であることが
らＩＬｌになろうとする。同様ｆ２ｍＮＡＮＤ’７’−
ト（１ｂ）の出力ＡＣＫ−ＢはＲＥＯ−Ｂが”Ｈ” 、
ＡＣＫ−Ａｂｓ ”Ｈｗテア；６ コトカラ’Ｌ’
ニナ７）うとする。一方、ＲＥＯ−Ａ、ＲＥＯ−Ｂび共
に１Ｈ″の場合、ＲＳフリップフロップの性質よりＡＣ
Ｋ−ＡとＡＣＫ−Ｂは互いに反転した値をとろうとする
。
ゆえに、共にｗＨｌから１Ｌ′へ変化しようとするＡＣ
Ｋ−Ａ、ＡＣＫ−Ｂは同時に相手を１Ｌ″から１Ｈ″に
変えようとする。このことにより承認信号ＡＣＫ−Ａ、
ＡＣＫ−Ｂは、共にｌＨｌでも“Ｌｌでもない中間電
位になってしまい、競合裁定の処理が行なえなくなる可
能性があるという問題点がある。
Ｋ−Ａ、ＡＣＫ−Ｂは同時に相手を１Ｌ″から１Ｈ″に
変えようとする。このことにより承認信号ＡＣＫ−Ａ、
ＡＣＫ−Ｂは、共にｌＨｌでも“Ｌｌでもない中間電
位になってしまい、競合裁定の処理が行なえなくなる可
能性があるという問題点がある。
この発明は、かかる問題を解消するためになされたもの
で、第１及び第２の要求信号が同時に活性化しても、競
合裁定の処理が行なえるアービタ回路を得ることを目的
とする。
で、第１及び第２の要求信号が同時に活性化しても、競
合裁定の処理が行なえるアービタ回路を得ることを目的
とする。
この発明に係るアービタ回路は、第１、及び第２の要求
信号入力端子と、第１及び第２の承認信号出力端子と、
ＲＳＳフッリップフロップ、トランスファーゲートと、
前記第１の要求信号入力端子が活性化された直後のある
所定の期間のみ前記トランスファーゲートをＯＦＦする
手段と、前記トランスファーゲートの出力状態を保持す
るラッチ回路と、信号遅延回路を備えたものである。
信号入力端子と、第１及び第２の承認信号出力端子と、
ＲＳＳフッリップフロップ、トランスファーゲートと、
前記第１の要求信号入力端子が活性化された直後のある
所定の期間のみ前記トランスファーゲートをＯＦＦする
手段と、前記トランスファーゲートの出力状態を保持す
るラッチ回路と、信号遅延回路を備えたものである。
この発明においては、前記第１の要求信号入力端子が活
性化された直後のある所定の期間、前記トランスファー
ゲートをＯＦＦすることにより、前期箱２の要求信号が
、前記トランスファーゲートを通じて伝達することを制
御したもので、前記トランスファーゲートがＯＦＦ Ｌ
／ている期間が前記信号遅延回路の遅延時間よりも長い
ために、競合裁定処理が行なえなくなることを防止する
。
性化された直後のある所定の期間、前記トランスファー
ゲートをＯＦＦすることにより、前期箱２の要求信号が
、前記トランスファーゲートを通じて伝達することを制
御したもので、前記トランスファーゲートがＯＦＦ Ｌ
／ている期間が前記信号遅延回路の遅延時間よりも長い
ために、競合裁定処理が行なえなくなることを防止する
。
第１図は、本発明によるアービタ回路の一実施例を示す
回路図である。第１図において第８図と同一符号のもの
は相当部分を示す。（１ａ）〜（１ｂ）はＲＳフリップ
フロップを構成する２入力ＮＡＮＤゲート、（２ａ）＝
（２ｄ）はインバータ、（８ａ）、 （ｓｂ）は遅延回
路、（４ａ）〜（４ｅ）は接続端子、（５）はトランス
ファーゲートであり、インバータ（２ｃ） （２ｄ）は
、ラッチ回路を構成している。
回路図である。第１図において第８図と同一符号のもの
は相当部分を示す。（１ａ）〜（１ｂ）はＲＳフリップ
フロップを構成する２入力ＮＡＮＤゲート、（２ａ）＝
（２ｄ）はインバータ、（８ａ）、 （ｓｂ）は遅延回
路、（４ａ）〜（４ｅ）は接続端子、（５）はトランス
ファーゲートであり、インバータ（２ｃ） （２ｄ）は
、ラッチ回路を構成している。
第２図は、第１図の動作を説明するため第１図の回路に
おける各部のタイミング波形を示したものである。ＲＥ
Ｏ−Ａは要求信号ＲＥＯ−Ａの電圧波形、（４ａ）は接
続端子（４ａ）の電圧波形、（４ｂ）は、接続端子（４
ｂ）の電圧波形、ＲＥＯ’−Ｂは要求信号ＲＥＯ−Ｂの
電圧波形、（４Ｃ）は接続端子（４Ｃ）の電圧波形、（
４ｄ）は接続端子（４ｄ）の電圧波形、（４ｅ）はトラ
ンスファーゲート（５）のゲート電圧（４ｅ）の電圧波
形である。またｔａ 、 ｔｂはそれぞれ遅延回路（８
ａ）、（８ｂ）の遅延時間である。
おける各部のタイミング波形を示したものである。ＲＥ
Ｏ−Ａは要求信号ＲＥＯ−Ａの電圧波形、（４ａ）は接
続端子（４ａ）の電圧波形、（４ｂ）は、接続端子（４
ｂ）の電圧波形、ＲＥＯ’−Ｂは要求信号ＲＥＯ−Ｂの
電圧波形、（４Ｃ）は接続端子（４Ｃ）の電圧波形、（
４ｄ）は接続端子（４ｄ）の電圧波形、（４ｅ）はトラ
ンスファーゲート（５）のゲート電圧（４ｅ）の電圧波
形である。またｔａ 、 ｔｂはそれぞれ遅延回路（８
ａ）、（８ｂ）の遅延時間である。
次に第１図に示す実施例の動作を第２図を参照して説明
する。要求信号ＲＥ Ｏ−ＢがｍＬＭから１Ｈ１に変化
すると、接続端子（４ｃ）は、それから時間ｔａだけ遅
れて′Ｌ１からｌＨｌに変化する。接続端子（４ｄ）は
、さらにそれから時間ｔｂだけ遅れて１Ｈ１から１Ｌ１
に変化する。したがって（４ｅ）の電圧は要求信号ＲＥ
Ｏ−Ｂが１Ｌ″からＨに変化した時刻より時間ｔ、 ＋
ｔｂの間だけｌ Ｌ ｌになり、トランスファーゲ−ト
（５）をＯＦＦする。一方、要求信号ＲＦＯ−Ａが１Ｌ
“から°Ｈ“に変化すると、接続端子（４ａ）はｌＨｌ
から１ＬＨに変化する。トランスファーゲート（５）が
ＯＮＬ、ている場合は、接続端子（４ａ）の変化に応じ
て接続端子（４ｂ）が“Ｌ”から”Ｈ“に変化するので
あるが、トランスファーゲート（５）がＯＦＦ してい
る場合、接続端子（仙）は、インバータ（２ｃ）、（２
ｄ）から構成されるラッチ回路により直前の状態のまま
保持される。
する。要求信号ＲＥ Ｏ−ＢがｍＬＭから１Ｈ１に変化
すると、接続端子（４ｃ）は、それから時間ｔａだけ遅
れて′Ｌ１からｌＨｌに変化する。接続端子（４ｄ）は
、さらにそれから時間ｔｂだけ遅れて１Ｈ１から１Ｌ１
に変化する。したがって（４ｅ）の電圧は要求信号ＲＥ
Ｏ−Ｂが１Ｌ″からＨに変化した時刻より時間ｔ、 ＋
ｔｂの間だけｌ Ｌ ｌになり、トランスファーゲ−ト
（５）をＯＦＦする。一方、要求信号ＲＦＯ−Ａが１Ｌ
“から°Ｈ“に変化すると、接続端子（４ａ）はｌＨｌ
から１ＬＨに変化する。トランスファーゲート（５）が
ＯＮＬ、ている場合は、接続端子（４ａ）の変化に応じ
て接続端子（４ｂ）が“Ｌ”から”Ｈ“に変化するので
あるが、トランスファーゲート（５）がＯＦＦ してい
る場合、接続端子（仙）は、インバータ（２ｃ）、（２
ｄ）から構成されるラッチ回路により直前の状態のまま
保持される。
以上の説明より要求信号ＲＥＯ−ＢがＩＬｌからｌＨｌ
に変化した時刻から時間ｔＨ＋ｔｂの間は、接続端子（
４ｂ）の電圧は変化することなく一定に保たれ、一方、
接続端子（４Ｃ）の電圧は、要求信号ＲＥ（−１−Ｂが
”Ｌ“から“Ｈ“に変化した時刻から、時間ｔＢだけ経
過した時刻に変化する。ゆえに接続端子（４ｂ） 。
に変化した時刻から時間ｔＨ＋ｔｂの間は、接続端子（
４ｂ）の電圧は変化することなく一定に保たれ、一方、
接続端子（４Ｃ）の電圧は、要求信号ＲＥ（−１−Ｂが
”Ｌ“から“Ｈ“に変化した時刻から、時間ｔＢだけ経
過した時刻に変化する。ゆえに接続端子（４ｂ） 。
（４ｃ）が同時にＩＬｌからｌＨｌに変化することはな
く、承認信号ＡＣＫ−Ａ、ＡＣＫ−Ｂが中間電位になる
ことはない。
く、承認信号ＡＣＫ−Ａ、ＡＣＫ−Ｂが中間電位になる
ことはない。
なお、上記実施例では、ＲＳフリップフロップを、２入
力ＮＡＮＤゲート（１ａ）及び（１ｂ）を用ちいて構成
しているがＲＳフリップフロップを２入力ＮＯＲゲート
を用ちいて構成してもよい。
力ＮＡＮＤゲート（１ａ）及び（１ｂ）を用ちいて構成
しているがＲＳフリップフロップを２入力ＮＯＲゲート
を用ちいて構成してもよい。
第５図は、ＲＳフリップフロップを２入力ＮＯＲゲート
（６ａ）、（６ｂ）用ちいて構成した場合の他の実施態
様を示すものである。ＮＯＲゲートで構成されたＲＳフ
リップフロップは、要求信号がロー・アクティブであり
、承認信号はｌＨ″となったときに承認を示す。図にお
いて、接続端子（４ａ）、 （４ｃ）が１Ｈ″のとき、
承認信号ＡＣＫ −Ａ 、 ＡＣＫ−Ｂは、共にｌＬ
１となり承認をしない。接続端子（４ｂ）がＭＬ″とな
って要求を行い、接続端子（４Ｃ）がＨ“で要求を行っ
ていないとき、承認番号ＡＣＫ−ＡがＩ ＨＩとなって
要求を承認し、承認信号ＡＣＫ−ＢはｌＬ′で要求を承
認しない。反対に、接続端子（４Ｃ）が“Ｌ”となって
要求を行い、接続端子（４ｂ）が“Ｈｌで要求を行なっ
ていないとき、承認信号ＡＣＫ−Ｂが“Ｈｌとなって要
求を承認し承認信号ＡＣＫ−ＡはｌＬ”で要求を承認し
ない。また、接続端子（４ｂ） 、 （４ｃ）が共に１
Ｌ″となって要求を行なった場合、承認信号ＡＣＫ−Ａ
。
（６ａ）、（６ｂ）用ちいて構成した場合の他の実施態
様を示すものである。ＮＯＲゲートで構成されたＲＳフ
リップフロップは、要求信号がロー・アクティブであり
、承認信号はｌＨ″となったときに承認を示す。図にお
いて、接続端子（４ａ）、 （４ｃ）が１Ｈ″のとき、
承認信号ＡＣＫ −Ａ 、 ＡＣＫ−Ｂは、共にｌＬ
１となり承認をしない。接続端子（４ｂ）がＭＬ″とな
って要求を行い、接続端子（４Ｃ）がＨ“で要求を行っ
ていないとき、承認番号ＡＣＫ−ＡがＩ ＨＩとなって
要求を承認し、承認信号ＡＣＫ−ＢはｌＬ′で要求を承
認しない。反対に、接続端子（４Ｃ）が“Ｌ”となって
要求を行い、接続端子（４ｂ）が“Ｈｌで要求を行なっ
ていないとき、承認信号ＡＣＫ−Ｂが“Ｈｌとなって要
求を承認し承認信号ＡＣＫ−ＡはｌＬ”で要求を承認し
ない。また、接続端子（４ｂ） 、 （４ｃ）が共に１
Ｌ″となって要求を行なった場合、承認信号ＡＣＫ−Ａ
。
ＡＣＫ−Ｂは、接続端（４ｂ） 、 （４ｃ）のうち、
先にｌ Ｌ ｌとなった方の要求を承認する。
先にｌ Ｌ ｌとなった方の要求を承認する。
上記のようにＮＯＲゲートで構成したＲＳフリップフロ
ップの場合、要求信号は、ロー・アクティブなので、第
６図では、第１図と違って、ＲＥＯ−Ａ側のインバータ
が省かれ、ＲＥＯ−Ｂ側では、インバータが接続端子（
４ｃ）の前段に移されている。
ップの場合、要求信号は、ロー・アクティブなので、第
６図では、第１図と違って、ＲＥＯ−Ａ側のインバータ
が省かれ、ＲＥＯ−Ｂ側では、インバータが接続端子（
４ｃ）の前段に移されている。
この発明は以上説明したとおり、第１要求信号によって
第２の要求信号を伝達するトランスファーゲートを制御
する装置を取りつけることにより第１及び第２の要求信
号が同時に活性化しても、アービタ回路を構成している
ＲＳフリップフロップへの入力信号が同時に活性化する
ことがなく、競合裁定の処理が行なえ、信頼性の萬いア
ービタ回路が得られる効果がある。
第２の要求信号を伝達するトランスファーゲートを制御
する装置を取りつけることにより第１及び第２の要求信
号が同時に活性化しても、アービタ回路を構成している
ＲＳフリップフロップへの入力信号が同時に活性化する
ことがなく、競合裁定の処理が行なえ、信頼性の萬いア
ービタ回路が得られる効果がある。
第１図は本発明によるアービタ回路の一実施例を示す回
路図、第２図は第１図における各部のタイミング波形、
第８図は従来のアービタ回路の回路図、第４図は第８図
における各部のタイミング波形、第５図はＲＳフリップ
フロップを２入力ＮＡＮＤゲートで構成した場合の他の
実施態様である。 図において、（１ａ）〜（１ｃ）は２入力ＮＡＮＤゲー
ト、（２ａ）〜（２ｄ） はインバータ、（８ａ） 、
（８ｂ）は遅延回路、（４ａ）〜（４ｅ）は接続端子
、（５）はトランスファーゲート、（６ａ） （６ｂ）
は２入力ＮＯＲゲートである。尚、図中同一符号は同一
、または相当部分を示す。
路図、第２図は第１図における各部のタイミング波形、
第８図は従来のアービタ回路の回路図、第４図は第８図
における各部のタイミング波形、第５図はＲＳフリップ
フロップを２入力ＮＡＮＤゲートで構成した場合の他の
実施態様である。 図において、（１ａ）〜（１ｃ）は２入力ＮＡＮＤゲー
ト、（２ａ）〜（２ｄ） はインバータ、（８ａ） 、
（８ｂ）は遅延回路、（４ａ）〜（４ｅ）は接続端子
、（５）はトランスファーゲート、（６ａ） （６ｂ）
は２入力ＮＯＲゲートである。尚、図中同一符号は同一
、または相当部分を示す。
Claims (3)
- （１）第１、及び第２の要求信号入力端子と、第１、及
び第２の承認信号出力端子と、ＲＳフリップフロップを
構成する第１及び第２の２入力ＮＡＮＤゲートと、トラ
ンスファーゲートと、前記第１の要求信号入力端子が活
性化された直後のある所定の期間のみ前記トランスファ
ーゲートをＯＦＦする手段と、前記トランスファーゲー
トがＯＦＦしている期間、前記トランスファーゲートの
出力状態を保持するラッチ回路と、信号遅延回路とを備
え、前記第１及び第２の承認信号出力端子は、それぞれ
前記第１及び第２の２入力ＮＡＮＤゲートの入力に接続
され、前記第１の２入力ＮＡＮＤゲートの入力は、一方
が前記トランスファーゲートの出力に、他方が前記第２
の２入力ＮＡＮＤゲートの出力に接続され、前記第２の
２入力ＮＡＮＤゲートの入力は、一方が前記信号遅延回
路の出力に他方が前記第１の２入力ＮＡＮＤゲートの出
力に接続され、前記信号遅延回路の入力は、前記第１の
要求信号入力端子に接続され、前記トランスファーゲー
トの入力は、前記第２の要求信号入力端子に接続された
ことを特徴とするアービタ回路。 - （２）前記トランスファーゲートがＯＦＦしている期間
が前記信号遅延回路の遅延時間よりも長いことを特徴と
する特許請求の範囲第１項記載のアービタ回路。 - （３）前記ＲＳフリップフロップが第１及び第２の２入
力ＮＯＲゲートで構成されていることを特徴とする特許
請求範囲第１項記載のアービタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29072686A JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29072686A JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143654A true JPS63143654A (ja) | 1988-06-15 |
| JP2508039B2 JP2508039B2 (ja) | 1996-06-19 |
Family
ID=17759729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29072686A Expired - Fee Related JP2508039B2 (ja) | 1986-12-05 | 1986-12-05 | ア−ビタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508039B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134557A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | アービタ回路 |
-
1986
- 1986-12-05 JP JP29072686A patent/JP2508039B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134557A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | アービタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508039B2 (ja) | 1996-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
| EP0476990B1 (en) | Dynamic bus arbitration | |
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| JP2532135B2 (ja) | 高速度低ピンカウントバスインタ―フェイス | |
| EP0370018B1 (en) | Apparatus and method for determining access to a bus | |
| CA2026737C (en) | Bus master interface circuit with transparent preemption of a data transfer controller | |
| EP0346398B1 (en) | Apparatus and method for a node to obtain access to a bus | |
| US5111424A (en) | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer | |
| JPH01134558A (ja) | アービタ回路 | |
| JPS6134182B2 (ja) | ||
| US4829515A (en) | High performance low pin count bus interface | |
| US5034883A (en) | Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers | |
| JPH01134557A (ja) | アービタ回路 | |
| JPS63143654A (ja) | ア−ビタ回路 | |
| US4437158A (en) | System bus protocol interface circuit | |
| KR910007648B1 (ko) | 고성능 로우핀 카운트버스 인터페이스 | |
| KR910008418B1 (ko) | 라운드로빈 선택방식의 버스중재회로 | |
| JPH06103766A (ja) | Ｄｒａｍリフレッシュアービタ回路 | |
| JP2825889B2 (ja) | マルチプロセッサシステムにおけるデッドロック回避回路 | |
| JPH06103230A (ja) | システム・バス調停回路装置 | |
| JPH01193959A (ja) | 共通バス調停回路 | |
| JPH0142017B2 (ja) | ||
| JPH01161942A (ja) | データ伝送装置及び方法 | |
| JPS60175164A (ja) | Ｄｍａ制御回路 | |
| JPH0452952A (ja) | 共有資源を利用する装置間の調停方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |