JPS63144280A - トランスポンダ - Google Patents
トランスポンダInfo
- Publication number
- JPS63144280A JPS63144280A JP29279386A JP29279386A JPS63144280A JP S63144280 A JPS63144280 A JP S63144280A JP 29279386 A JP29279386 A JP 29279386A JP 29279386 A JP29279386 A JP 29279386A JP S63144280 A JPS63144280 A JP S63144280A
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- JP
- Japan
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- signal
- waveform
- wave
- frequency
- ram
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
レーダブイ等に適用するトランスポンダ方式において、
従来方式では受信レーダ波を記憶するメモリループにア
ナログ遅延線を用いていたため、送信波の返送時間を可
変にするのが困難で、かつ返送時間を長くするとＳ／Ｎ
が劣化していた。
従来方式では受信レーダ波を記憶するメモリループにア
ナログ遅延線を用いていたため、送信波の返送時間を可
変にするのが困難で、かつ返送時間を長くするとＳ／Ｎ
が劣化していた。
本発明は、この問題を解決するためになされたもので、
受信レーダ波をダウンコンバートするとともに２値化し
て一旦ＲＡＭに記憶させ、このＲＡＭからの信号を読み
だして所要時間幅の送信波を再生するようにしたもので
ある。
受信レーダ波をダウンコンバートするとともに２値化し
て一旦ＲＡＭに記憶させ、このＲＡＭからの信号を読み
だして所要時間幅の送信波を再生するようにしたもので
ある。
この発明は、レーダブイ等に適用する。トランスポンダ
の改良に関し、特に受信レーダ波を記憶して送信波を再
生するためのメモリループ回路にＲＡＭを用いたデジタ
ル方式のトランスポンダに関するものである。
の改良に関し、特に受信レーダ波を記憶して送信波を再
生するためのメモリループ回路にＲＡＭを用いたデジタ
ル方式のトランスポンダに関するものである。
従来、遠洋漁業における魚網の投下位置の確認や、海洋
工事標識としてレーダブイが用いられている。このレー
ダブイは、レーダ装置からのレーダ送信波の受信に応答
して同一または異なる周波数の電波を返送する機能を持
った所謂トランスポンダの構成を有する。
工事標識としてレーダブイが用いられている。このレー
ダブイは、レーダ装置からのレーダ送信波の受信に応答
して同一または異なる周波数の電波を返送する機能を持
った所謂トランスポンダの構成を有する。
第３図は、かかるレーダブイに適用する従来のトランス
ポンダの回路構成を示すブロック図で、送受兼用アンテ
ナ１からのレーダ波は、サーキュレータ２と、リミッタ
３および受信増幅器４を通してダウンコンバート用の第
１ミキサ５に入る。
ポンダの回路構成を示すブロック図で、送受兼用アンテ
ナ１からのレーダ波は、サーキュレータ２と、リミッタ
３および受信増幅器４を通してダウンコンバート用の第
１ミキサ５に入る。
この第１ミキサ５には局部発振器６から方向性結合器７
を介してローカル周波数が与えられているので、入力レ
ーダ波の周波数とローカル周波数の差に対応した中間周
波数が得られる。そしてこの中間周波数信号は方向性結
合器８を通して一方はメモリループ回路９に入れられ、
他方は振幅検波器１０と増幅器１１および制御器１２を
介して前記メモリループ回路９に制御信号として与えら
れる。
を介してローカル周波数が与えられているので、入力レ
ーダ波の周波数とローカル周波数の差に対応した中間周
波数が得られる。そしてこの中間周波数信号は方向性結
合器８を通して一方はメモリループ回路９に入れられ、
他方は振幅検波器１０と増幅器１１および制御器１２を
介して前記メモリループ回路９に制御信号として与えら
れる。
ここで上記メモリループ回路９は、従来第４図に示すよ
うな構成となっていた。すなわち中間周波数信号の入力
端９１にループスイッチ９２が設けられ、増幅器９３と
遅延線９４とでメモリループが構成されている。ループ
の一部に方向性結合器９５が設けられ、出力スイッチ１
３を介して適宜出力を取り出せるようになっている。而
して、遅延線９４の遅延時間を入力レーダ波のパルス幅
に相当する時間に設定するとともに、先にのべた制御器
１２からのレーダ波の振幅検波出力に対応する制御信号
で入力レーダ波のパルス幅に相当する時間ループスイッ
チ９２を入力■側に接続し、当該パルス終了後接スイッ
チをループ■側に接続するようにすれば、入力中間周波
数の持続時間に引き続いて同一周波数をループ内で循環
記憶せしめることができる。
うな構成となっていた。すなわち中間周波数信号の入力
端９１にループスイッチ９２が設けられ、増幅器９３と
遅延線９４とでメモリループが構成されている。ループ
の一部に方向性結合器９５が設けられ、出力スイッチ１
３を介して適宜出力を取り出せるようになっている。而
して、遅延線９４の遅延時間を入力レーダ波のパルス幅
に相当する時間に設定するとともに、先にのべた制御器
１２からのレーダ波の振幅検波出力に対応する制御信号
で入力レーダ波のパルス幅に相当する時間ループスイッ
チ９２を入力■側に接続し、当該パルス終了後接スイッ
チをループ■側に接続するようにすれば、入力中間周波
数の持続時間に引き続いて同一周波数をループ内で循環
記憶せしめることができる。
ふたたび第３図に返って、制御器１２からの制御信号で
出力スイッチ１３を閉じると、その間メモリループに記
憶された中間周波数信号が出力する。
出力スイッチ１３を閉じると、その間メモリループに記
憶された中間周波数信号が出力する。
この出力中間周波数信号を第２ミキサ１４で局部発振器
６からのローカル周波数と混合して大力レーダ波と同じ
周波数にアップコンバートした後、送信用増幅器１５か
らサーキュレータ２とアンテナ１を通して図示しないレ
ーダ装置側に発射する。
６からのローカル周波数と混合して大力レーダ波と同じ
周波数にアップコンバートした後、送信用増幅器１５か
らサーキュレータ２とアンテナ１を通して図示しないレ
ーダ装置側に発射する。
従来のレーダブイは一般に以上のような構成を有するが
、返送するパルスの幅を受信レーダ幅の数倍に設定しよ
うとすると、信号は増幅器９３と遅延線９４からなるル
ープのなかを繰り返し通過することになるので信号対雑
音比（Ｓ／Ｎ）が次第に低下していく問題がある。声た
信号記憶用のアナログ遅延線は、実際上は長大な同軸線
路をそのまま用いて構成することになるので全体構成が
無用に大型化する問題がある。さらに、レーダスコープ
上での表示形態を特徴づけるため受信レーダ波のパルス
毎に返送波の発射タイミングや時間幅を異ならせようと
すると、遅延線に複数の中間タップをつけて遅延時間を
切り換えることが必要となり、構成や制御方法がきわめ
て複雑化する問題がある。
、返送するパルスの幅を受信レーダ幅の数倍に設定しよ
うとすると、信号は増幅器９３と遅延線９４からなるル
ープのなかを繰り返し通過することになるので信号対雑
音比（Ｓ／Ｎ）が次第に低下していく問題がある。声た
信号記憶用のアナログ遅延線は、実際上は長大な同軸線
路をそのまま用いて構成することになるので全体構成が
無用に大型化する問題がある。さらに、レーダスコープ
上での表示形態を特徴づけるため受信レーダ波のパルス
毎に返送波の発射タイミングや時間幅を異ならせようと
すると、遅延線に複数の中間タップをつけて遅延時間を
切り換えることが必要となり、構成や制御方法がきわめ
て複雑化する問題がある。
従ってこの発明は、全体が小型で、しかも良好なＳ／Ｎ
でもって任意のパルス幅、任意の遅延時間の送信波を得
ることのできるトランスポンダの提供を目的とするもの
である。
でもって任意のパルス幅、任意の遅延時間の送信波を得
ることのできるトランスポンダの提供を目的とするもの
である。
簡単にのべるとこの発明は、以上のような目的を達成す
るために、受信レーダ波をダウンコンバートするととも
に２値化して一旦ＲＡＭに記憶させ、このＲＡＭから読
みだした信号をアップコンバートして送信波を再生する
ようにしたいわゆるデジタル方式のメモリループ回路を
特徴とするものである。
るために、受信レーダ波をダウンコンバートするととも
に２値化して一旦ＲＡＭに記憶させ、このＲＡＭから読
みだした信号をアップコンバートして送信波を再生する
ようにしたいわゆるデジタル方式のメモリループ回路を
特徴とするものである。
この発明では、受信レーダ波の中間周波数信号を２値レ
ベル波形として一旦ＲＡＭに記憶させ、それを適宜読み
だす形で送信波を再生するようにしているので、Ｓ／Ｎ
の劣化は全く起こらない。
ベル波形として一旦ＲＡＭに記憶させ、それを適宜読み
だす形で送信波を再生するようにしているので、Ｓ／Ｎ
の劣化は全く起こらない。
また読みだし時間の選択によって送信パルス幅や送信遅
れ時間を任意に設定することができる。
れ時間を任意に設定することができる。
以下この発明の好ましい実施例につき図面を参照してさ
らに詳細に説明する。
らに詳細に説明する。
第１図はこの発明によるトランスポンダの要部基本構成
を示すブロック図であって、第３図のメモリループ回路
９に変えて新たに採用するこの発明の特徴部分の構成を
示している。入力中間周波数信号は、２値化用の波形整
形回路２０においてその半波部分を２値レベルの信号波
形に整形され、さらに分周器２１で１／ｎ分周された後
メモリ回路としてのＲＡＭ （ランダム・アクセス・メ
モリ）２２に入れられる。ＲＡＭ２２への波形の書き込
みは分周器２１の出力波形を所定の書き込みクロック信
号でサンプリングし、その各サンプル時点での波形レベ
ルを順次“１“または“０″のデジタル信号として各ア
ドレスに記憶することになる。つまりＲＡＭのアドレス
にサンプリング周波数を同期させて書き込みをなすわけ
である。従って分周器２１はこの場合、入力中間周波数
をクロック信号でトレースできる程度まで帯域圧縮して
ＲＡＭに記憶させ易い形に変換する機能を有するが、勿
論中間周波信号が直接サンプリングして記憶出来る程度
に充分低い周波数であれば分周器は省略することができ
る。
を示すブロック図であって、第３図のメモリループ回路
９に変えて新たに採用するこの発明の特徴部分の構成を
示している。入力中間周波数信号は、２値化用の波形整
形回路２０においてその半波部分を２値レベルの信号波
形に整形され、さらに分周器２１で１／ｎ分周された後
メモリ回路としてのＲＡＭ （ランダム・アクセス・メ
モリ）２２に入れられる。ＲＡＭ２２への波形の書き込
みは分周器２１の出力波形を所定の書き込みクロック信
号でサンプリングし、その各サンプル時点での波形レベ
ルを順次“１“または“０″のデジタル信号として各ア
ドレスに記憶することになる。つまりＲＡＭのアドレス
にサンプリング周波数を同期させて書き込みをなすわけ
である。従って分周器２１はこの場合、入力中間周波数
をクロック信号でトレースできる程度まで帯域圧縮して
ＲＡＭに記憶させ易い形に変換する機能を有するが、勿
論中間周波信号が直接サンプリングして記憶出来る程度
に充分低い周波数であれば分周器は省略することができ
る。
このようにして受信レーダ波のパルス幅に相当する時間
、受信波の中間周波数に対応する波形がＲＡＭに記憶さ
れた後、制御器１２からの制御信号により、ＲＡＭは読
みだしモードに切り換えられる。ＲＡＭ２２に対して書
き込み時と同じクロック信号で順次各アドレスの読みだ
しを行うと同じ信号波形を再生することが出来、これを
逓倍器２３でｎ逓倍すると元の中間周波数になる。従っ
てこの出力中間周波数を第３図について先に説明した第
２ミキサ１４を通せば受信波と同じ送信波を再生して送
信することができる。一般にＲＡＭを用いてレーダ波の
ような超高周波を記憶しようとすると、記憶可能な周波
数帯域に制限があって問題を生ずるが、この発明では分
周器および逓倍器を組み合わせることにより中間周波数
の周波数帯域を広くカバーできるようにしており、この
点にも特徴を有するものである。
、受信波の中間周波数に対応する波形がＲＡＭに記憶さ
れた後、制御器１２からの制御信号により、ＲＡＭは読
みだしモードに切り換えられる。ＲＡＭ２２に対して書
き込み時と同じクロック信号で順次各アドレスの読みだ
しを行うと同じ信号波形を再生することが出来、これを
逓倍器２３でｎ逓倍すると元の中間周波数になる。従っ
てこの出力中間周波数を第３図について先に説明した第
２ミキサ１４を通せば受信波と同じ送信波を再生して送
信することができる。一般にＲＡＭを用いてレーダ波の
ような超高周波を記憶しようとすると、記憶可能な周波
数帯域に制限があって問題を生ずるが、この発明では分
周器および逓倍器を組み合わせることにより中間周波数
の周波数帯域を広くカバーできるようにしており、この
点にも特徴を有するものである。
第２図は動作を説明するための波形図で、同図（ａｌは
パルス幅τの受信レーダ波を中間周波数に変換した後、
更に２値レベルに整形した波形を示している。また第２
図（ｂ）はＲＡＭ２２への書き込み時間制御信号を示し
、同図（Ｃ）は読みだし時間制御信号を示している。受
信レーダ波のパルス幅τに対応する書き込み時間の後、
読みだし時間ｔを適宜設定することによって、その時間
に対応した同図（ｄ）のような出力中間周波数信号を得
ることができる。
パルス幅τの受信レーダ波を中間周波数に変換した後、
更に２値レベルに整形した波形を示している。また第２
図（ｂ）はＲＡＭ２２への書き込み時間制御信号を示し
、同図（Ｃ）は読みだし時間制御信号を示している。受
信レーダ波のパルス幅τに対応する書き込み時間の後、
読みだし時間ｔを適宜設定することによって、その時間
に対応した同図（ｄ）のような出力中間周波数信号を得
ることができる。
なお、制御器１２に付属して符号変調器２４を設け、識
別コード信号で出力中間周波数を変調するようにしてお
けば、レーダ装置側での個々のレーダブイの識別を容易
にする上で好都合である。
別コード信号で出力中間周波数を変調するようにしてお
けば、レーダ装置側での個々のレーダブイの識別を容易
にする上で好都合である。
さて以上の説明から明らかなように、要するにこの発明
のトランスポンダは、受信レーダ波の記憶用遅延回路に
従来のアナログ遅延線にかえてＲＡＭのようなメモリ回
路を用いるようにしているので、装置全体が小型・軽量
・安価になるとともに、返送する送信波のパルス幅や遅
延時間をＳ／Ｎの低下−ｆｔ Ｌに任意に設定すること
ができる。従って、送信信号に雑音が少なく、特定符号
で送信することが容易に可能となるので、識別機能が著
しく向上する。
のトランスポンダは、受信レーダ波の記憶用遅延回路に
従来のアナログ遅延線にかえてＲＡＭのようなメモリ回
路を用いるようにしているので、装置全体が小型・軽量
・安価になるとともに、返送する送信波のパルス幅や遅
延時間をＳ／Ｎの低下−ｆｔ Ｌに任意に設定すること
ができる。従って、送信信号に雑音が少なく、特定符号
で送信することが容易に可能となるので、識別機能が著
しく向上する。
よってこの発明は、レーダブイ等に適用して多大の効果
を発揮するものである。
を発揮するものである。
第１図はこの発明によるトランスポンダの要部基本構成
を示すブロック図、第２図は動作の１例を説明するため
の波形図であって、（ａｌは受信レーダ波の２値化した
中間周波波形、（ｂｌはＲＡＭへの書き込み時間信号波
形、（Ｃ１は読みだし時間信号波形、（ｄ＞出力中間周
波信号波形を示し、第３図は従来のレーダブイの一般的
構成を示すブロック図、第４図は同じ〈従来のメモリル
ープ回路の構成を示すブロック図である。 図において、１は送受共用アンテナ、９はメモリループ
回路、１２は制御器、９３は増幅器、９４はアナログ遅
延線、２０は２値化用波形整形回路、２１は分周器、２
２はＲＡＭ、２３は逓倍器、２４は符号変調器を示す。 本１ａｉ４ｒ：ｊ５ Ｌ’Ｆ＞ス彬？”Ｑ 響（ｐ７ｒ
：ｈソ７ｍ第１図 ７ｐｆｌＦＪＦｌｑ−重り７４ Ｆ ｆｔ９ＦｆＦｆＩ
、ＪεｆシｒンＪ第２図
を示すブロック図、第２図は動作の１例を説明するため
の波形図であって、（ａｌは受信レーダ波の２値化した
中間周波波形、（ｂｌはＲＡＭへの書き込み時間信号波
形、（Ｃ１は読みだし時間信号波形、（ｄ＞出力中間周
波信号波形を示し、第３図は従来のレーダブイの一般的
構成を示すブロック図、第４図は同じ〈従来のメモリル
ープ回路の構成を示すブロック図である。 図において、１は送受共用アンテナ、９はメモリループ
回路、１２は制御器、９３は増幅器、９４はアナログ遅
延線、２０は２値化用波形整形回路、２１は分周器、２
２はＲＡＭ、２３は逓倍器、２４は符号変調器を示す。 本１ａｉ４ｒ：ｊ５ Ｌ’Ｆ＞ス彬？”Ｑ 響（ｐ７ｒ
：ｈソ７ｍ第１図 ７ｐｆｌＦＪＦｌｑ−重り７４ Ｆ ｆｔ９ＦｆＦｆＩ
、ＪεｆシｒンＪ第２図
Claims (1)
- レーダ装置からのレーダ波の受信に応答して所要の電波
を発射するトランスポンダであって、受信レーダ波を所
定時間記憶して返送する遅延回路を具えて成り、かつ前
記遅延回路が、受信レーダ波の中間周波信号を２値化す
る波形整形器と、該２値化中間周波信号を分周する分周
器と、分周器からの分周信号を所定のサンプリング周期
で記憶するメモリ回路と、前記受信レーダ波の振幅検波
信号に対応して該メモリ回路の書き込み読みだし動作を
制御する制御器および前記メモリ回路の読みだし信号か
ら再生した信号波形を逓倍する逓倍器をそなえて成り、
該逓倍器の出力から送信波を再生して返送するようにし
たことを特徴とするトランスポンダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29279386A JPS63144280A (ja) | 1986-12-08 | 1986-12-08 | トランスポンダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29279386A JPS63144280A (ja) | 1986-12-08 | 1986-12-08 | トランスポンダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144280A true JPS63144280A (ja) | 1988-06-16 |
Family
ID=17786408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29279386A Pending JPS63144280A (ja) | 1986-12-08 | 1986-12-08 | トランスポンダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144280A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142925A (en) * | 1978-04-26 | 1979-11-07 | Raytheon Co | Memory |
-
1986
- 1986-12-08 JP JP29279386A patent/JPS63144280A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142925A (en) * | 1978-04-26 | 1979-11-07 | Raytheon Co | Memory |
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