JPS6314522A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS6314522A JPS6314522A JP61159273A JP15927386A JPS6314522A JP S6314522 A JPS6314522 A JP S6314522A JP 61159273 A JP61159273 A JP 61159273A JP 15927386 A JP15927386 A JP 15927386A JP S6314522 A JPS6314522 A JP S6314522A
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- Japan
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- circuit
- signal
- phase
- output
- pulse
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はデジタル伝送装置に用いられる位相同期回路に
係り、特に比較的低い周波数のパルス発生回路を用いて
高精度な位相制御を行える位相同期回路に関する。
係り、特に比較的低い周波数のパルス発生回路を用いて
高精度な位相制御を行える位相同期回路に関する。
（従来の技術）
一般にデジタル伝送装置においてはその受信装置のタイ
ミング信号再生回路として位相同期回路が広く用いられ
ている。第９図はこのような従来の位相同期回路の構成
を示すブロック図である。
ミング信号再生回路として位相同期回路が広く用いられ
ている。第９図はこのような従来の位相同期回路の構成
を示すブロック図である。
同図に示すように、この位相同期回路は、２値量子化位
相比較回路１、ループフィルタ３、パルス発生回路５、
パルス付加除去回路７、分周回路９からなり、ループフ
ィルタ３は双方向カウンタ１１とオアゲート１３からな
る。
相比較回路１、ループフィルタ３、パルス発生回路５、
パルス付加除去回路７、分周回路９からなり、ループフ
ィルタ３は双方向カウンタ１１とオアゲート１３からな
る。
２値量子化位相比較回路１には、入力端子１５から送ら
れる入力信号と分周回路９の出力信号とがパノＪされ、
これらの信号の位相差が検出される。
れる入力信号と分周回路９の出力信号とがパノＪされ、
これらの信号の位相差が検出される。
そして入力信号の位相が出力信号の位相より進んでいる
ときには双方向カウンタ１１のアップ端子ＵＰに信号が
入力され、−六入力信号の位相か出力信号の位相より遅
れているとぎにはダウン端子ＤＯＷＮに信号が入ノＪさ
れる。このループフィルタ３は２値量子化位相比較回路
１の出力信号を平均化させ雑音等による２値足子化位相
比較回路１の出力の細かい変動を除去するものである。
ときには双方向カウンタ１１のアップ端子ＵＰに信号が
入力され、−六入力信号の位相か出力信号の位相より遅
れているとぎにはダウン端子ＤＯＷＮに信号が入ノＪさ
れる。このループフィルタ３は２値量子化位相比較回路
１の出力信号を平均化させ雑音等による２値足子化位相
比較回路１の出力の細かい変動を除去するものである。
すなわちこのループフィルタ３を構成する２Ｎ＋段の双
方向カウンタ１１の内容は初期状態においてはＮ１にセ
ットされ、アップ端子ＵＰに信号が入力されるごとに双
方向カウンタ１１の内容は１ずっ増加しカウント数が２
Ｎ＋になるとアドバンス端子ＡＤからパルスが１周出力
される。このパルス信号はパルス付加除去回路７に入力
されるとともにオアゲート１３を介して双方向カウンタ
１１のリセット端子ＲＥに入力され双方向カウンタ１１
の内容をＮ１にリセットさせる。またダウン端子ＤＯＷ
Ｎに信号が入力されるごとに双方向カウンタ１１の内容
は１ずつ減少しカウント数が０に達するとリタード端子
ＲＥＴからパルスが１個出力される。このパルス信号は
パルス付加除去回路７に入力されるとともにオアゲート
１３を介してリセット端子ＲＥに入力され双方向カウン
タ１１の内容をＮ＋にリセットする。
方向カウンタ１１の内容は初期状態においてはＮ１にセ
ットされ、アップ端子ＵＰに信号が入力されるごとに双
方向カウンタ１１の内容は１ずっ増加しカウント数が２
Ｎ＋になるとアドバンス端子ＡＤからパルスが１周出力
される。このパルス信号はパルス付加除去回路７に入力
されるとともにオアゲート１３を介して双方向カウンタ
１１のリセット端子ＲＥに入力され双方向カウンタ１１
の内容をＮ１にリセットさせる。またダウン端子ＤＯＷ
Ｎに信号が入力されるごとに双方向カウンタ１１の内容
は１ずつ減少しカウント数が０に達するとリタード端子
ＲＥＴからパルスが１個出力される。このパルス信号は
パルス付加除去回路７に入力されるとともにオアゲート
１３を介してリセット端子ＲＥに入力され双方向カウン
タ１１の内容をＮ＋にリセットする。
パルス発生回路５は一定周期のパルス信号を発生する。
パルスイ」加除去回路７は双方向カウンタ１１のリター
ド端子ＲＥＴからパルスが出力された場合にはパルス発
生回路５から発生されるパルス列からパルスを１個除去
してこれを分周回路９に出力し、またアドバンス端子Ａ
Ｄからパルスが出力された場合にはパルス発生回路５か
ら出力されるパルス列にパルスを１個付加してこれを分
周回路９に出力する。分周回路９は入力されるパルス列
を１／Ｒに分周するしのである。すなわら双方向カウン
タ１１のリタード端子ＲＥＴに出力があった場合はパル
ス発生回路５から出力されるパルス列にパルスから１個
除去されこれが分周回路９で１／Ｒに分周されるので分
周回路９の出力は３６０’ ／Ｒだけ位相が遅れる。こ
れと逆にアドバンス回路ＡＤから出力かあったときには
分周回路９の出力は３６０°／Ｒだけ位相が進む。この
分周回路９の出力は出力端子１７および２値量子化位相
比較回路１に供給される。そして出力端子１７から出力
される信号がこの位相同期回路の出力信号となる。
ド端子ＲＥＴからパルスが出力された場合にはパルス発
生回路５から発生されるパルス列からパルスを１個除去
してこれを分周回路９に出力し、またアドバンス端子Ａ
Ｄからパルスが出力された場合にはパルス発生回路５か
ら出力されるパルス列にパルスを１個付加してこれを分
周回路９に出力する。分周回路９は入力されるパルス列
を１／Ｒに分周するしのである。すなわら双方向カウン
タ１１のリタード端子ＲＥＴに出力があった場合はパル
ス発生回路５から出力されるパルス列にパルスから１個
除去されこれが分周回路９で１／Ｒに分周されるので分
周回路９の出力は３６０’ ／Ｒだけ位相が遅れる。こ
れと逆にアドバンス回路ＡＤから出力かあったときには
分周回路９の出力は３６０°／Ｒだけ位相が進む。この
分周回路９の出力は出力端子１７および２値量子化位相
比較回路１に供給される。そして出力端子１７から出力
される信号がこの位相同期回路の出力信号となる。
（発明が解決しようとする問題点）
このように従来の位相同期回路においては、パルス発生
回路５で発生させるパルスの周波数は入力端子１５から
入力される入力信号の周波数のＲ倍であることが必要で
あり、さらに１回の位相制御で変化させることのできる
位相量は３６０’ ／Ｒである。例えばＲ＝１６の場合
の位相制御量は３６０°／１６＝ ２２．５°でおり２
２．５°の粘度で位相制御を行うためには入力信号の１
６倍の周波数のパルス発生回路５が必要となる。
回路５で発生させるパルスの周波数は入力端子１５から
入力される入力信号の周波数のＲ倍であることが必要で
あり、さらに１回の位相制御で変化させることのできる
位相量は３６０’ ／Ｒである。例えばＲ＝１６の場合
の位相制御量は３６０°／１６＝ ２２．５°でおり２
２．５°の粘度で位相制御を行うためには入力信号の１
６倍の周波数のパルス発生回路５が必要となる。
ところで一般にデジタル信号伝送の識別回路においては
、高精度のタイミング信号か必要である。
、高精度のタイミング信号か必要である。
したがって、タイミング信号に用いられる位相同期回路
の出力は、高精度のｂのか要求される。そして高精度の
出力１８号を必要とする場合は、分周比Ｒを大ぎくし、
パルス発生回路５の周波数を高くしなければならない。
の出力は、高精度のｂのか要求される。そして高精度の
出力１８号を必要とする場合は、分周比Ｒを大ぎくし、
パルス発生回路５の周波数を高くしなければならない。
すなわら、従来の位相同期回路において、高精度の出力
信号を得るためには、高い周波数の商法パルスにより回
路を動作させる必要があり、回路の構成が極めて困難に
なるという問題があった。
信号を得るためには、高い周波数の商法パルスにより回
路を動作させる必要があり、回路の構成が極めて困難に
なるという問題があった。
本発明はこのような問題点に鑑みてなされたものでその
目的と覆るところは、パルス発生回路の周波数を増加さ
せずに高精度の位相制御を行うことができる位相同期回
路を提供することにある。
目的と覆るところは、パルス発生回路の周波数を増加さ
せずに高精度の位相制御を行うことができる位相同期回
路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
前記目的を達成するために本発明は、一定周期のパルス
信号を発生するパルス発生回路と、パルス信号の振幅を
制御信号に応じて変動させる振幅制御回路と、振幅制御
回路の出力を時間的に連続な信号に変換する補間回路と
、捕間回路の出力信号を出力端子から出力させると共に
この出力信号と入力信号との位相を比較する位相比較回
路と、位相比較回路の出力の変動を抑制する前記制御信
号を出力するループフィルタとを具備することを特徴と
する。
信号を発生するパルス発生回路と、パルス信号の振幅を
制御信号に応じて変動させる振幅制御回路と、振幅制御
回路の出力を時間的に連続な信号に変換する補間回路と
、捕間回路の出力信号を出力端子から出力させると共に
この出力信号と入力信号との位相を比較する位相比較回
路と、位相比較回路の出力の変動を抑制する前記制御信
号を出力するループフィルタとを具備することを特徴と
する。
（作 用）
本発明の位相同期回路において、振幅制御回路によりパ
ルス発生回路から発生Ｊるパルス信号が変動され、この
変動♀を調整することにより、所定の位相量の調整制御
を行うことができる。
ルス発生回路から発生Ｊるパルス信号が変動され、この
変動♀を調整することにより、所定の位相量の調整制御
を行うことができる。
（実施例〉
以下、図面に基づいて本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例の位相同期回路の構成を示す
ブロック図である。同図に示すように、この位相同期回
路は、一定周期のパルス信号を発生ずるパルス発生回路
５と、パルス信号の振幅をループフィルタ３の出力に応
じて変動させる振幅制御回路１９と、この振幅制御回路
１９の出力を時間的に連続な信号に変換する捕間回路２
１と、この補間回路２１の出力信号を出力端子１７から
出力させるとともにこの出力信号と入力信号の位相を比
較する位相比較回路２３と、この位相比較回路２３の出
力の変動を抑制するループフィルタ３とを具備する。
ブロック図である。同図に示すように、この位相同期回
路は、一定周期のパルス信号を発生ずるパルス発生回路
５と、パルス信号の振幅をループフィルタ３の出力に応
じて変動させる振幅制御回路１９と、この振幅制御回路
１９の出力を時間的に連続な信号に変換する捕間回路２
１と、この補間回路２１の出力信号を出力端子１７から
出力させるとともにこの出力信号と入力信号の位相を比
較する位相比較回路２３と、この位相比較回路２３の出
力の変動を抑制するループフィルタ３とを具備する。
第２図はこの位相同期回路のさらに具体的な構成を示す
ブロック図であり、第９図に示す従来例と同一の機能を
果たす要素にはそれと同一の番号を付し重複した説明を
避ける。同図に示すように、この位相同期回路は、２値
母子化位相比較回路１、双方向カウンタ１１とオアゲー
ト１３とからなるループフィルタ３、パルス発生回路５
、振幅制御回路１９、補間回路２１からなる。振幅制御
ａ１１回路１９はＮ２段の双方向カウンタ２３、Ｎ２段
のカウンタ２５、加算回路２７、リーインロム（ＳＩＮ
−ＲＯＭ＞２９からなる。捕間回路２１はデジタルアナ
ログ変換回路（ＤＡ変換回路）３１、アナログフィルタ
３３、スライリ−３５からなる。
ブロック図であり、第９図に示す従来例と同一の機能を
果たす要素にはそれと同一の番号を付し重複した説明を
避ける。同図に示すように、この位相同期回路は、２値
母子化位相比較回路１、双方向カウンタ１１とオアゲー
ト１３とからなるループフィルタ３、パルス発生回路５
、振幅制御回路１９、補間回路２１からなる。振幅制御
ａ１１回路１９はＮ２段の双方向カウンタ２３、Ｎ２段
のカウンタ２５、加算回路２７、リーインロム（ＳＩＮ
−ＲＯＭ＞２９からなる。捕間回路２１はデジタルアナ
ログ変換回路（ＤＡ変換回路）３１、アナログフィルタ
３３、スライリ−３５からなる。
パルス発生回路５の周波数は入力端子１５から入力され
る入力信号の周波数の４倍であるものを用いる。
る入力信号の周波数の４倍であるものを用いる。
サインロム２９には、第３図に示すように、１周期を１
６分割した場合の各点における振幅値が２進数で記憶さ
れており、このサインロムの１周期は入力信号の１周期
に相当する。
６分割した場合の各点における振幅値が２進数で記憶さ
れており、このサインロムの１周期は入力信号の１周期
に相当する。
次に本実施例の動作について説明する。
第４図は各部における信号の波形図である。第４図（ａ
）はパルス発生回路５で発生するパルス信号を示す。こ
のパルス発生回路５で発生するパルスの周波数は入力信
号の周波数の４倍である。このパルス発生Ｉ［路５で発
生するパルスは力１クンタ２５によって４ずつ泪数され
る。すなわらカウンタ２５はパルス発生回路５からパル
スが到達するごとにその内容が４ずつ増加しＯ１４，８
，１２、Ｏ１４、・・・という値を出力する。双方向カ
ウンタ２３は初期値はｉｉ Ｏ！ｌにセットされており
リタード端子ＲＥＶから出力があるとカウントダウンし
アドバンス端子ＡＤから出ツノがあるとカランｉ・）７
ツプＪ゛る。この双り向カウンタ２３とカウンタ２５の
出Ｊノは加締回路２７で加算されリインロム２９に入力
される。
）はパルス発生回路５で発生するパルス信号を示す。こ
のパルス発生回路５で発生するパルスの周波数は入力信
号の周波数の４倍である。このパルス発生Ｉ［路５で発
生するパルスは力１クンタ２５によって４ずつ泪数され
る。すなわらカウンタ２５はパルス発生回路５からパル
スが到達するごとにその内容が４ずつ増加しＯ１４，８
，１２、Ｏ１４、・・・という値を出力する。双方向カ
ウンタ２３は初期値はｉｉ Ｏ！ｌにセットされており
リタード端子ＲＥＶから出力があるとカウントダウンし
アドバンス端子ＡＤから出ツノがあるとカランｉ・）７
ツプＪ゛る。この双り向カウンタ２３とカウンタ２５の
出Ｊノは加締回路２７で加算されリインロム２９に入力
される。
例えば双方向カウンタ２３の内容かＯである場合、カウ
ンタ２５からはＯ１４，８，１２、Ｏ１４、・・・・・
・という値が出力されるので、この値は加算回路２７を
通過しサインロム２９に入力される。
ンタ２５からはＯ１４，８，１２、Ｏ１４、・・・・・
・という値が出力されるので、この値は加算回路２７を
通過しサインロム２９に入力される。
そしてこのサインロム２９の値が読取られる。すなわら
この場合は、第４図（ｂ）に示すように、υインロム２
９のＯ１４，８，１２の内容が読みとられるのでサイン
ロム２９の出りは第４図（ｂ）に示すようなものになる
。
この場合は、第４図（ｂ）に示すように、υインロム２
９のＯ１４，８，１２の内容が読みとられるのでサイン
ロム２９の出りは第４図（ｂ）に示すようなものになる
。
アドバンス端子ＡＩ′）から出力があり双方向カウンタ
２３の内容が１となった場合には、加算回路２７からは
１．５．９．１３．１、・・・の値が出力されるのでサ
インロム２９においてこれらの値に対応した内容が読み
とられる。すなわの場合１こは、１．５．９．１３に対
応するサインロム２９の値が読みとられるのでリーイン
ロム２９の出力は第４図（Ｃ）に示すようなものになる
。
２３の内容が１となった場合には、加算回路２７からは
１．５．９．１３．１、・・・の値が出力されるのでサ
インロム２９においてこれらの値に対応した内容が読み
とられる。すなわの場合１こは、１．５．９．１３に対
応するサインロム２９の値が読みとられるのでリーイン
ロム２９の出力は第４図（Ｃ）に示すようなものになる
。
逆にリタード端子ＲＥＴから出力があり双方向カウンタ
２３の内容が−１である場合には、加算回路２７の出力
は１５．３．７．１１．１５、・・・となりサインロム
２９においてこれらの値に対応した内容が読みとられる
。Ｖなわらこの場合、リーインロム２９の出力は第４図
（ｄ）に示すようなものになる。
２３の内容が−１である場合には、加算回路２７の出力
は１５．３．７．１１．１５、・・・となりサインロム
２９においてこれらの値に対応した内容が読みとられる
。Ｖなわらこの場合、リーインロム２９の出力は第４図
（ｄ）に示すようなものになる。
ざらに第４図（Ｃ）の場合において、アドパンス端子Ａ
Ｄから出力があると双方向カウンタ２３の内容が２とな
り加算回路２７の出力が２．６．１０．１４．２、・・
・となりさらに位相が進む。また第４図（ｄ）の場合に
おいて、リタード端子ＲＥＴから出力があると双方向カ
ウンタ２３の内容が−２となり加韓回路２７の出ツノは
′１４．２．６．１０１１４、・・・となりざら（こ（
η相か遅れる。
Ｄから出力があると双方向カウンタ２３の内容が２とな
り加算回路２７の出力が２．６．１０．１４．２、・・
・となりさらに位相が進む。また第４図（ｄ）の場合に
おいて、リタード端子ＲＥＴから出力があると双方向カ
ウンタ２３の内容が−２となり加韓回路２７の出ツノは
′１４．２．６．１０１１４、・・・となりざら（こ（
η相か遅れる。
このようにして生成されたザインロム２９の出力はＤＡ
変換回路３１に入力されアナログ信号に交換される。す
なわら第４図（ｂ）〜第４図（ｄ）に実線のナインカー
ブて示づような信号かＩＰられる。
変換回路３１に入力されアナログ信号に交換される。す
なわら第４図（ｂ）〜第４図（ｄ）に実線のナインカー
ブて示づような信号かＩＰられる。
この信号はアナログフィルタ３３に入力され振幅伯が補
間されたのもスライサ３５に入力される。
間されたのもスライサ３５に入力される。
このスライサ３５では第４図（ｂ）〜（ｄ）に示すスラ
イスレベルでスライス動作か行われるので、このスライ
１ｊ３５から第４図（１））〜第４図（ｄ）に点線で示
す矩形波が得られ、同図（Ｃ）、（ｄ）の場合には３６
０’ ／ １６ ＝２２．５°の細かさで位相をずらし
た）Ｊ形波が得られる。
イスレベルでスライス動作か行われるので、このスライ
１ｊ３５から第４図（１））〜第４図（ｄ）に点線で示
す矩形波が得られ、同図（Ｃ）、（ｄ）の場合には３６
０’ ／ １６ ＝２２．５°の細かさで位相をずらし
た）Ｊ形波が得られる。
このように入力信号の４倍の周波数のパルス発生回路５
を用いた場合、第９図に示す従来例では３６０’ ／
４＝９０’の精度の位相制御しかできなかったが本実施
例では３６０°／１Ｂ＝２２．５°の精度で位相制御が
可能となる。
を用いた場合、第９図に示す従来例では３６０’ ／
４＝９０’の精度の位相制御しかできなかったが本実施
例では３６０°／１Ｂ＝２２．５°の精度で位相制御が
可能となる。
これは、従来例の回路において、入力信号の１６倍の周
波数のパルス発生回路５を用いた場合の精度に相当する
。しＬこがって、従来例の回路において、高い周波数の
パルス発生回路５を用いた場合に得られる精度の位相制
御を、本回路においては、低い周波数のパルス発生回路
５により１ｑることか可能である。すなわら本実施例に
おける位相同期回路をデジタル伝送装置の受信装置のタ
イミング信号再生回路として用いると高粘度の識別が可
能となり、また入り信号周波数が高い場合においてもそ
れほど高い周波数のパルス発生回路を必要としないため
、回路の構成が容易となる。
波数のパルス発生回路５を用いた場合の精度に相当する
。しＬこがって、従来例の回路において、高い周波数の
パルス発生回路５を用いた場合に得られる精度の位相制
御を、本回路においては、低い周波数のパルス発生回路
５により１ｑることか可能である。すなわら本実施例に
おける位相同期回路をデジタル伝送装置の受信装置のタ
イミング信号再生回路として用いると高粘度の識別が可
能となり、また入り信号周波数が高い場合においてもそ
れほど高い周波数のパルス発生回路を必要としないため
、回路の構成が容易となる。
次に本発明の第２の実施例について説明する。
第５図はこの実施例の位相同期回路の構成ブロック図で
あり、上記した第１実施例と同一の機能を果たす要素に
はそれと同一の番号を付し重複した説明は避ける。本実
施例ではループフィルタ３の出力をスイッチ制御回路３
７に入力しこのスイッチ制御回路３７によりアッテネー
タ３９の制御を行いこのアッテネータ３９の出力をアナ
ログフィルタ４１に入力覆る。
あり、上記した第１実施例と同一の機能を果たす要素に
はそれと同一の番号を付し重複した説明は避ける。本実
施例ではループフィルタ３の出力をスイッチ制御回路３
７に入力しこのスイッチ制御回路３７によりアッテネー
タ３９の制御を行いこのアッテネータ３９の出力をアナ
ログフィルタ４１に入力覆る。
スイッチ制御回路３７はアドバンス端子ＡＤまたはリタ
ード端〒ＲＥＴから送られる信号に応じてアッテネータ
３９の４つのスイッチＳＷ１、ＳＷ２ 、ＳＷ３ 、Ｓ
Ｗ４の制御を）１う。
ード端〒ＲＥＴから送られる信号に応じてアッテネータ
３９の４つのスイッチＳＷ１、ＳＷ２ 、ＳＷ３ 、Ｓ
Ｗ４の制御を）１う。
ここでＡ、Ｂ、Ｃ，Ｄを“０１１または′１′°を表わ
１指示として、Ａかｌｌ Ｉ ＩＩはスイッチＳＷＩが
パルス発生回路５に接続された状態を示し、Ａが“０１
１はスイッチＳＷＩが接地側に接続された状態を示す。
１指示として、Ａかｌｌ Ｉ ＩＩはスイッチＳＷＩが
パルス発生回路５に接続された状態を示し、Ａが“０１
１はスイッチＳＷＩが接地側に接続された状態を示す。
同様に１３、ｃＪ Ｄの０１１または１“１″は各スイ
ッチＳ”Ａ／２ 、ＳＷ３ 、ＳＷ４のパルス発生回路
５または接地例への接続状態を示している。パルス発生
回路５からこのアッテネータ３９に入力される入力電圧
ｅｉｎとし増幅回路Ｍに出力される出力電圧ｅ Ｏｕｔ
とするとｅ ｏｕｒ−ｅ ＊ｎ （へ／１Ｇ十Ｂ／８
＋Ｃ／４−４−Ｄ／２）倶しＡ−Ｄは“１″または“Ｏ
゛′ という関係がある。
ッチＳ”Ａ／２ 、ＳＷ３ 、ＳＷ４のパルス発生回路
５または接地例への接続状態を示している。パルス発生
回路５からこのアッテネータ３９に入力される入力電圧
ｅｉｎとし増幅回路Ｍに出力される出力電圧ｅ Ｏｕｔ
とするとｅ ｏｕｒ−ｅ ＊ｎ （へ／１Ｇ十Ｂ／８
＋Ｃ／４−４−Ｄ／２）倶しＡ−Ｄは“１″または“Ｏ
゛′ という関係がある。
スイッチ制御回路３７は各スイッチＳＷＩ、ＳＷ２ 、
ＳＷ３ 、ＳＷ４の制御を行い、各スイッチＳＷ１〜Ｓ
Ｗ４のオンオフに応じて次の表に示す出力電圧が得られ
る。
ＳＷ３ 、ＳＷ４の制御を行い、各スイッチＳＷ１〜Ｓ
Ｗ４のオンオフに応じて次の表に示す出力電圧が得られ
る。
このようにスイッチ制御回路３７によりスイッチＳＷ１
〜ＳＷ４を制御することによりｅｏｕｔ＝ｏ。
〜ＳＷ４を制御することによりｅｏｕｔ＝ｏ。
１／１６ｅ １ｎ１２／１６ｅ ｉｎ、・・・１５／１
６ ｅ ｉｎの１６通りの出力を得られる。そしてスイ
ッチ制御回路３７の出力とアッテネータ３９の利１７を
第６図に示すように定めると１周期を１６分割した離散
的な三角波を得られる。
６ ｅ ｉｎの１６通りの出力を得られる。そしてスイ
ッチ制御回路３７の出力とアッテネータ３９の利１７を
第６図に示すように定めると１周期を１６分割した離散
的な三角波を得られる。
次に本実施例の動作について説明する。
第７図は本実施例における各部の信号の波形を示゛す。
第７図（ａ）はパルス発生回路５から発生するパルス列
を示す。スイッチ制御回路３７がスイッチＳＷＩ〜ＳＷ
４を制御し、パルス発生回路５からパルスが出力される
毎にアッテネータ３９の利得を定める。例えば第７図（
ｂ）では最初のパルスの出力時点においてアッテネータ
３９の利得は同図１１０１１のときのものであり、次の
パルスの出力時点においてはアッテネータ３９の利得ｔ
ま同図′“４パのとぎのものである。このようにして１
７られた電圧をアナログフィルタ４１によって滑らかな
連続波形に変換したのちスライナ３５によって点線で示
ずような矩形波を得る。
を示す。スイッチ制御回路３７がスイッチＳＷＩ〜ＳＷ
４を制御し、パルス発生回路５からパルスが出力される
毎にアッテネータ３９の利得を定める。例えば第７図（
ｂ）では最初のパルスの出力時点においてアッテネータ
３９の利得は同図１１０１１のときのものであり、次の
パルスの出力時点においてはアッテネータ３９の利得ｔ
ま同図′“４パのとぎのものである。このようにして１
７られた電圧をアナログフィルタ４１によって滑らかな
連続波形に変換したのちスライナ３５によって点線で示
ずような矩形波を得る。
第７図（Ｃ）では最初のパルスの出力時においてアッテ
ネータ３９の利得を同図“１パのときのものとし、次の
パルスの出力時においてアッテネータ３９の利得を同図
″５°゛のとぎのものとしたらのであり、このような制
御を行うことによって第７図（ｂ）に比して位（目を２
２．５°進めることかでさる。
ネータ３９の利得を同図“１パのときのものとし、次の
パルスの出力時においてアッテネータ３９の利得を同図
″５°゛のとぎのものとしたらのであり、このような制
御を行うことによって第７図（ｂ）に比して位（目を２
２．５°進めることかでさる。
さらに本発明はその技術思想の範囲内において種々の変
形が可能である。例えば第１実施例においてパルス発生
回路５は入力信号の４倍の周波数を右するパルス信号を
発生するものであったが他の周波数のパルスを発生する
ものであってｂよい。
形が可能である。例えば第１実施例においてパルス発生
回路５は入力信号の４倍の周波数を右するパルス信号を
発生するものであったが他の周波数のパルスを発生する
ものであってｂよい。
また第１実施例においてサインロム２９では１周期を１
６分割した場合の値が記憶されていたが３２分割及び６
４分割にした場合の値を記憶しておくことら可能である
。前者では３６０’ ／３２＝１１．２５°１多者では
３６０’ ／６４＝ ５．２５°の精度の位相制御か可
能となる。
６分割した場合の値が記憶されていたが３２分割及び６
４分割にした場合の値を記憶しておくことら可能である
。前者では３６０’ ／３２＝１１．２５°１多者では
３６０’ ／６４＝ ５．２５°の精度の位相制御か可
能となる。
また、第２実施例においてアッテネータ３９に４個のス
イッチを用いたかざらに多くのスイッチを設けより高い
精度の位相制御も可能となる。
イッチを用いたかざらに多くのスイッチを設けより高い
精度の位相制御も可能となる。
また両実施例において位相比較回路２３としては２値子
化位相比較回路１ではなく位相の進み品及び遅れ量を検
出する形式の位相比較回路を用いることもできる。また
ループフィルタ３としては第８図に示す周知のＮ ｔ
ｓｅｒｏｒｅ Ｍフィルタを用いることもできる。
化位相比較回路１ではなく位相の進み品及び遅れ量を検
出する形式の位相比較回路を用いることもできる。また
ループフィルタ３としては第８図に示す周知のＮ ｔ
ｓｅｒｏｒｅ Ｍフィルタを用いることもできる。
［発明の効果］
以上詳細に説明したように本発明によれば、パルス発生
回路の周波数を増加させずに高精度の位相制御を行うこ
とができる。
回路の周波数を増加させずに高精度の位相制御を行うこ
とができる。
第１図は本発明の回路（ず４成を示すブロック図、第２
図は本発明の第１実施例に係る位相同期回路の構成ブロ
ック図、第３図はサインロム２９の内容を示づ説明図、
第４図は第１実施例における各部の信号の波形図、第５
図は本発明の第２実施例に係る位相同期回路の構成ブロ
ック図、第６図はアッテネータ３９の利得を示す説明図
、第７図は第２実施例の各部の信号の波形図、第８図は
ループフィルタの他の、構成を示す回路図、第９図は従
来の位相同期回路の構成ブロック図である。 ３・・・・・・ループフィルタ ５・・・・・・パルス発生回路 １つ・・・・・・（辰幅制御回路 ２１・・・・・・捕間回路 ２３・・・・・・位相比較回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第４図 １を 第５図 第６図 ５管 第７図 ・第８図 し 第、３
図は本発明の第１実施例に係る位相同期回路の構成ブロ
ック図、第３図はサインロム２９の内容を示づ説明図、
第４図は第１実施例における各部の信号の波形図、第５
図は本発明の第２実施例に係る位相同期回路の構成ブロ
ック図、第６図はアッテネータ３９の利得を示す説明図
、第７図は第２実施例の各部の信号の波形図、第８図は
ループフィルタの他の、構成を示す回路図、第９図は従
来の位相同期回路の構成ブロック図である。 ３・・・・・・ループフィルタ ５・・・・・・パルス発生回路 １つ・・・・・・（辰幅制御回路 ２１・・・・・・捕間回路 ２３・・・・・・位相比較回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第４図 １を 第５図 第６図 ５管 第７図 ・第８図 し 第、３
Claims (1)
- 【特許請求の範囲】 一定周期のパルス信号を発生するパルス発生回路と、 前記パルス信号の振幅を制御信号に応じて変動ざせる振
幅制御回路と、 前記振幅制御回路の出力を時間的に連続な信号に変換す
る補間回路と、 前記補間回路の出力信号を出力端子から出力させると共
にこの出力信号と入力信号との位相を比較する位相比較
回路と、 前記位相比較回路の出力の変動を抑制する前記制御信号
を出力するループフィルタと、 を具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159273A JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159273A JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314522A true JPS6314522A (ja) | 1988-01-21 |
| JP2601801B2 JP2601801B2 (ja) | 1997-04-16 |
Family
ID=15690177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159273A Expired - Fee Related JP2601801B2 (ja) | 1986-07-07 | 1986-07-07 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601801B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| JPH07202692A (ja) * | 1993-12-28 | 1995-08-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389349A (en) * | 1977-01-18 | 1978-08-05 | Toshiba Corp | Digital phase synchronizing loop |
-
1986
- 1986-07-07 JP JP61159273A patent/JP2601801B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389349A (en) * | 1977-01-18 | 1978-08-05 | Toshiba Corp | Digital phase synchronizing loop |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| JPH07202692A (ja) * | 1993-12-28 | 1995-08-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
| USRE40859E1 (en) | 1997-02-24 | 2009-07-21 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE41192E1 (en) * | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE43573E1 (en) | 1997-02-24 | 2012-08-14 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601801B2 (ja) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |