JPS63146468A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ポリサイド構造のゲート電極を有する半導
体素子の製造方法に関するものである。

（従来の技術） ぼりサイド構造のｆ−）電極を有する従来のＭＯ８型ト
ランジスタの製造方法を第２図を参照して説明する。

まず、シリコン基板１の表面部に、ＬＯＣＯ８法によシ
厚いフィールド酸化膜２を選択的に形成し、基板１をフ
ィールド領域とアクティブ領域（素子領域）に分離する
（第２図（ａ））。

次に、素子領域の基板１表面に％ｆ−）絶縁膜となる薄
い酸化膜３を形成し、さらに全面にゲート電極を形成す
るための４リシリコン４とシリサイド５を重ねて形成す
る（第２図（ｂ））。

次に、ゲートホトリソと異方性エツチングを行い、シリ
サイド５とポリシリコン４を素子領域中のｒ−ト領域に
のみ残すことにより、それらからなるポリサイド構造の
ゲート電極６を形成する。

さらに、薄い酸化膜３をエツチングし、該酸化膜３を前
記ダート電極６の下のみにゲート絶縁膜として残す（第
２図（Ｃ））。

次に、ソース・ドレイン領域を形成する丸めのイオン注
入を行い、基板導電型と反対の導電型を示す不純物例え
ばヒ素（Ａｌ）をｆ−）電極６両側の基板領域（ソース
・ドレイン形成領域）Ｋ導入する（第２図（ｄ））。

その後、熱処理を行い、前記導入されたヒ素イオンを活
性化することにより、基板ｌの素子領域中ソース・ドレ
イン形成領域にソース・ドレイン領域７を形成する（第
２図（ｅ））。

その後、中間絶縁膜の形成、コンタクトホールの開孔、
配線形成、パッシベーション膜の瘤成ヲ行い、ＭＯ８ｆ
ｆｉ）ランシスタを完成させる。

（発明が解決しようとする問題点） しかしながら、上記のような従来の方法では、ｒ−ト電
極６を形成した後、ソース・ドレイン領域７を形成する
際の熱処理工程において、ゲート電極６中シリサイド５
が酸化され、場合によっては、第２図（ｅ）に示すよう
にシリサイド５が剥離してしまうという問題点があった
。なお、この問題点は、ポリサイド構造のゲート電極形
成後、酸化工程を有するような素子製造方法においても
、前記酸化工程時、同様に発生する。

この発明は上記の点に鑑みなされたもので、その目的は
、ポリサイド構造のダート電極中シリサイドが酸化もし
くは熱処理工程において酸化され剥離するという問題点
を除去し、良好な素子を歩留）高く製造できる半導体素
子の製造方法を提供することにある。

（問題点を解決するための手段） この発明は、ポリサイド構造のゲート電極を形成した後
、酸化もしくは熱処理工程を有する半導体素子の製造方
法において、ポリサイド構造のｒ−ト電極を形成した後
、酸化もしくは熱処理工程番実施する前に、前記ゲート
電極上を含む基板全面にシリコン窒化膜を形成する工程
を導入するようにし九ものである・ （作用） 上記のように、ポリサイド構造のゲート電極上を含む基
板全面にシリコン窒化膜を形成すれば、その後、酸化も
しくは熱処理工程を実施した時に、ｒ−ト電極のシリサ
イドはシリコン窒化膜に二つて酸化から保護され、酸化
されなくなる。したがって、シリサイドが剥離すること
もない。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

まず、Ｐ型シリコン基板１１０表面部に、ＬＯＣＯ８法
により４０００〜８０００＾の厚いフィールド酸化膜１
２を選択的に形成し、基板１１をフィールド領域とアク
ティブ領域（素子領域）に分離する（第１図（ａ））。

次に、素子領域の基板１１表面に％ゲート絶縁膜となる
２００〜３００λ程度の薄い酸化膜１３を形成し、さら
に全面にゲート電極を形成するためのポリシリコン１４
とシリサイド１５を重ねて形成する（第１図（ｂ））。

ここで、ポリシリコン１４は１０００〜３０００λ厚に
ＣＶＤ法で形成され、シリサイド１５は２０００〜３０
００λ厚にスパッタ法またはＣＶＤ法で形成される。

次に、ゲートホトリソと異方性エツチングを行い、シリ
サイド１５とポリシリコン１４を素子領域中のゲート領
域にのみ残すことにより、それらからなるポリサイド構
造のゲート電極１６を形成する。さらに１薄い酸化膜１
３をエツチングし、該酸化膜１３を前記ゲート電極１６
の下のみにｒ−ト絶縁膜として残す（第１図（Ｃ））。

次に、前記ポリサイド構造のゲート電極１６上を含む基
板ｌｌ上の全面にシリコン窒化膜１７を形成する（第１
図（ｄ））。ここで、シリコン窒化膜１７は２００〜５
００λ厚に減圧ＣＶＤ法により形成される。

そして、全面がシリコン窒化膜１７で覆われた状態で、
ソース・ドレイン領域を形成するためのヒ素イオン注入
（ドーズ量６〜８Ｅ１５　、加速電圧−４０〜５０　Ｋ
ｅＶ　）を行い、前記シリコン窒化膜１７を通してヒ素
（Ａｓ）をゲート電極１６両側の基板領域（ソース・ド
レイン形成領域）に導入する（第１図（ｄ））。

その後、同じく全面がシリコン窒化膜１７で覆われた状
態で、例えば８００〜９００℃乾燥酸素中で３０〜６０
分の熱処理を行い、前記導入されたヒ素イオンを活性化
することによシ、基板１１の素子領域中ソース・ドレイ
ン形成領域にＮ型のソース・ドレイン領域１８を形成す
る（第１図（ｅ））。

この時、ダート電極１６はシリコン窒化膜１７で覆われ
ておシ、シたがって、ゲート電極１６のシリサイド１５
が酸化されることはなく、シリサイド１５が剥離するこ
とはない。

その後、シリコン窒化膜１７を残したｔま、全問に中間
絶縁膜としてＢＰＳＧ膜１９全１９ＣＶＤ法により形成
する（第１図（ｆ））。さらに、そのＢＰＳＧ膜１９全
１９コン窒化！ｌ７４１７にコンタクトホール２０を開
け（第１図（２））、配線２１を形成しく第１図Ｏｎ）
　）　、さらにその上に図示しないが・々ツシペーショ
ン膜として例えば窒化膜を！ラズマエンハンストＣＶＤ
法で形成することによシ、ＭＯ８Ｏ８シト２ンジスタ成
させる。

なお、上記一実施例は、シリコン窒化膜１７の形成によ
り、ソース・ドレイン領域形成時の熱処理工程において
ゲート電極１６のシリティド１５が酸化されることを防
止したが、ゲート電極１６の形成後酸化工程を有するよ
うな素子製造方法においては、該酸化工程でのシリサイ
ド１５の酸化、延いては剥離を前記シリコン窒化膜１７
で防止できる。

（発明の効果） 以上詳述したように、この発明の製造方法によれば、−
リサイド構造のゲート電極の形成後、酸化もしくは熱処
理工程を実施する前に、前記ｙ　−ト電極上を含む基板
全面にシリコン窒化膜を形成するようべしたので、前記
酸化もしくは熱処理工程時にゲート電極のシリサイドが
酸化され剥離するのを確実に防止でき、良好な素子を歩
留夛高く製造できる。

また、実施例のように、上記酸化防止のためのシリコン
窒化膜を通してソース・ドレイン領域形成のためのイオ
ン注入を行えば、該イオン注入によって基板表面が損傷
するのを前記シリコン窒化膜によって防止できる。よっ
て、従来、損傷防止のため酸化工程が必要であったが、
その酸化工程を省略できる。

また、実施例のように、最後までシリコン窒化膜を残す
ようにすれば、該シリコン窒化膜の除去工程で半導体基
板が損傷することを防止できるとともに、除去工程を省
略して工程の簡素化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面図、第２図は従来のＭＯ８塁トランジスタ
の製造方法を示す工！！断面図である。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・薄い酸化膜、１４・・・ポリシリコン
、１５・・・シリサイド、１６・・・ゲート電極、１７
・・・シリコン窒化膜、１８・・・ソース・ドレイン領
域。

Claims (1)

1. 【特許請求の範囲】 半導体基板上にポリサイド構造のゲート電極を形成した
   後、酸化もしくは熱処理工程を有する半導体素子の製造
   方法において、 （ａ）半導体基板の表面に厚いフィールド酸化膜を選択
   的に形成した後、基板の素子領域中ゲート領域表面に、
   ゲート絶縁膜を挾んでシリサイドおよびポリシリコンか
   らなるポリサイド構造のゲート電極を形成する工程と、 （ｂ）その後、酸化もしくは熱処理工程を実施する前に
   、前記ゲート電極上を含む基板全面にシリコン窒化膜を
   形成する工程とを具備することを特徴とする半導体素子
   の製造方法。