JPH0361338B2 - - Google Patents

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JPH0361338B2
JPH0361338B2 JP57234989A JP23498982A JPH0361338B2 JP H0361338 B2 JPH0361338 B2 JP H0361338B2 JP 57234989 A JP57234989 A JP 57234989A JP 23498982 A JP23498982 A JP 23498982A JP H0361338 B2 JPH0361338 B2 JP H0361338B2
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JP
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drain regions
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Meritsuku Daarii Henrii
Uooren Hyuusuton Seodoaa
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 本発明の背景となる技術 本発明は、半導体装置の製造方法に関し、さら
に詳しくは、MESFETを製造する方法に関する。
集積回路の設計の歴史は、回路密度の増加をめ
ざす傾向によつて特徴づけられてきた。様々な技
術が開発されこの傾向を激化してきた。例えば、
長い間、TTL（トランジスタ−トランジスタ論
理）はデジタル装置における標準的論理であつた
が速度を消費電力の積および集積密度においても
優れており、装置の製造が容易である為、あらゆ
る分野でＮチヤンネルMOS論理にとつて代わら
れるようになつてきた。MESFETはＮ−MOS技
術の持ついくつかの欠点を除き、多数の長所がつ
け加えられた装置である。マイクロプロセツサ回
路におけるその応用は主としてメモリやマイクロ
プロセツサのようにかつてはTTLのトランジス
タであつたデジタル論理に対するものである。
Ｎ−チヤンネルMOSの持つ問題点の１つとし
ては、装置のサイズを小さくする時、これに従つ
てゲート酸化物層の厚みも薄くしなくてはならな
い事である。薄くすることによつて「ピンホー
ル」欠陥を作らずに薄いシリコン酸化層を形成す
ることが非常に困難である為問題が起こる。ゲー
ト酸化物層に「ピンホール」があるとゲートとチ
ヤンネルの間に短絡を発生させ故に装置の欠陥に
もつながる。典型的なＮ−チヤンネルMOSメモ
リ又はマイクロプロセツサ上には何千というゲー
ト酸化物領域が存在しうる為、この問題は非常に
重大である。
米国特許第4202033号において、ダーレイその
他はＮチヤンネルMOS集積回路に関する多数の
問題を解決したMESFET装置を開示している。
しかしながら、パツキング密度を上げようとする
傾向が続くにつれて、前述の特許に開示された装
置は、将来的な設計上のニーズとはあわなくなる
であろう。チツプサイズに制限を加えているアラ
イメント精度の許容範囲は装置の設計の実現を可
能ならしめるものでなくてはならないがソースか
らドレインに対する直列抵抗が増加することによ
つて反対に装置の性能にも影響を及ぼしてしま
う。
本発明の主たる目的は、高集積デジタル論理回
路の設計に関し有効なMESFETを製造する改良
された方法を提供することである。本発明の第２
の目的はソースからドレインに対する直列抵抗が
低く、更に小型化されたMESFET装置を提供す
ることである。
本発明の概要 本発明に従うとシリコンの部分酸化（LOCOS）
工程を使うMESFET装置の製造方法が提供され
る。この方法は、製造の２段階においてLOCOS
工程を用い、低い直列チヤンネル抵抗を持つ改良
された装置及び改良された金属被着工程を提供す
る。
製造工程は低レベルにドープされたＰ型のシリ
コン基板から出発する。基板上には酸化物層が成
長させられ、次に窒化シリコン（Si3N4）層がデ
ポジツトされる。更にフオトレジスト層がデポジ
ツトされ、パターン形成される。構造にはエツチ
が行われ、フオトレジストによつておおわれてい
ない箇所の窒化シリコンはとり除かれる。窒化シ
リコンがとり除かれた所にはＰ型材料が注入され
る。この注入によつて表面逆転が起こり次に装置
間の短絡が起こるのを防ぐことによつて装置間に
隔壁を作る。
次に、酸化工程が行われ、窒化シリコンのパツ
ドのいずれかの側に厚いフイールド酸化物を成長
させる。ソース及びドレイン領域はパターン形成
されたフオトレジスト層によつて窒化シリコン内
に規定される。保護されていない窒化シリコンを
とり除き、選択的に行う酸化物層をとり除くエツ
チ工程の後で高濃度の注入量のＮ型注入材が注入
され装置のソース及びドレイン領域が形成され
る。
説明した通り、酸化物層の除去は望ましい場合
に行われるが、もし除去した場合には次の工程に
移る前に基板上に薄い酸化物層を成長又はデポジ
ツトしなくてはならない。次に、窒化シリコン層
がデポジツトされパターン形成されて装置のゲー
ト及びチヤンネル領域が規定される。パターン形
成されていない区域の酸化物層を通してここで注
入が行われる。この注入は、装置の直列抵抗を決
定する。この注入はこの後のチヤンネル注入より
かなり高いレベルの注入である必要がある。しか
しながら、注入は電極材料とオーミツクコンタク
トを形成する程高レベルで行つてはならない。次
に構造は、熱酸化され、ゲート、ソース及びドレ
イン電極の為の酸化物層の隔壁が形成される。酸
化工程の後、窒化物ははがされる。窒化物の下に
残存する薄い酸化物層はこの段階又はチヤンネル
の注入の後の段階でとり除くことができる。この
時点でチヤンネルへの注入が行われる。これで電
極以外の装置が完成した。電極を作る為、例えば
プラチナのようにケイ化物及びシヨツトキーバリ
アを作る金属が装置の表面にデポジツトされ、装
置は焼成処理が施される。金属がシリコン基板と
接触している区域には焼成処理でケイ化物ができ
る。金属が酸化物層と接触しているような所では
反応は起こらず金属は容易にとり除かれる。金属
層がデポジツトされ次にパターン形成されチツプ
上の個々の装置間の相互接続が形成される。
本工程によつて生まれる装置の利点及びその詳
細は以下の図を参照する説明によつてさらに明ら
かになると思う。
実施例の詳細な説明 まず第１図を参照すると、本発明の好ましい実
施例が10オーム／cmより高い抵抗率を持つ低レベ
ルにドープされたＰ型単結晶シリコン基板１上に
形成されている。基板上には、500から1000Åの
厚みの酸化物層３が成長させられている。次に
1500Åの厚さの窒化シリコン層４がデポジツトさ
れる。窒化物の上にパターン形成されたフオトレ
ジスト層５がデポジツトされる。構造はエツチさ
れて保護されていない窒化シリコンはとり除かれ
る。エツチ工程の後で低レベルのＰ型ドープ材の
注入が行われ装置に絶縁分離区域２が形成され
る。この時点での構造は第１図に示す通りであ
る。
本発明の製造方法の次の工程は、構造の熱酸化
である。この熱酸化は260分間950℃の蒸気で包囲
された環境に構造をおくことからなる。これによ
つて局所的にシリコンが酸化され（LOCOS）第
２図で示すような構造ができ上る。窒化シリコン
４で保護されていた酸化シリコンの区域２１は比
較的変化していないが、窒化シリコン４で保護さ
れていなかつた酸化シリコンの区域２０は、かな
り成長している。酸化工程の後で窒化シリコンの
パツド上にソース及びドレイン領域が規定され構
造はエツチが行われ、ソース及びドレイン領域か
ら保護層がとり除かれる。この工程の他の選択し
うる方法では、窒化シリコンを完全にとり除いて
から、窒化シリコン層がデポジツトされ、パター
ン形成される。この時の構造は第３図で示す通り
であり酸化物３２をおおつて窒化物３３が残つて
いてゲート領域を保護している。
１×1016の注入量のヒ素のような高濃度の注入
量のＮ型ドープ材が80KeVのエネルギレベルで
注入され、ソース及びドレイン領域３１は、N+
の導電型に変わる。ここで窒化物、酸化物はとり
除かれ、次に新しい酸化物層が成長又はデポジツ
トされる。窒化シリコン層が酸化層をおおつてデ
ポジツトされパターン形成されるとこの構造は第
４図で示すような断面図を持つ。酸化物層４１の
上には注入を行う間保護する為にソース・ゲート
及びドレイン領域をおおうパターン形成された窒
化シリコン４２が形成され、基板１内にＮ型材料
を注入して拡張領域４３が形成される。例えば８
×1013の注入量のヒ素を80KeVのエネルギーレベ
ルで打こむこの注入工程は、これから行うゲート
領域に対するチヤンネル注入より高レベルの注入
であるが、デポジツトされる電極材料とオーミツ
クコンタクトを起こすほど、高レベルの注入であ
つてはならない。この注入が装置のチヤンネルの
直列抵抗を決定する。
この注入の後で、構造は２回めのLOCOS工程
にかけられる。この酸化工程は、900℃の蒸気に
包囲された環境に120分間構造をおくことから成
る。この後の構造は第５図で示す形状を持つ。酸
化物層の保護されていなかつた領域４４は成長し
てゲートからソースまでの領域とゲートからドレ
インまでの領域を分ける隔壁を形成する。窒化シ
リコンはここでとり除かれソース及びドレイン領
域をおおう薄い酸化物層もとり除かれる。この時
点でゲート領域のチヤンネル注入が行われ、これ
によつて装置のチヤンネルは完成する。
次に、例えばプラチナのようなケイ化物及びシ
ヨツトキーバリアを形成する金属層が300Åの厚
みで装置をおおつてデポジツトされ、装置は焼成
処理にかけられる。シリコン基板１と接触する金
属は、基板と反応しケイ化物６１を作る。酸化物
と接触している金属は反応を起こさず後でとり除
かれる。金属相互接続層６５が更にデポジツトさ
れ、パターン形成されて所望の接続を形成し、故
に装置は完成する。
本発明の方法に従つて製造された装置は、従来
の製造方法に従つて製造されたものと比較し多数
の利点を有している。第１に装置の直列抵抗が低
くなることである。このことは、装置の性能及び
信頼性を向上させ、寿命を延長させることを意味
する。第２に金属の相互接続層でおおう工程が、
改良されていて、このことによつてこの方法で作
られた装置を用いる回路の歩留まりを向上させる
ことができる。第３にゲート電極と同じ開口を用
いて厳密に閾値を決める注入が行われる為、ゲー
トチヤンネルはその電極と自己整合される。また
この方法はアンダーカツトによるエツチ工程を必
要としない為簡単である。以上のような利点から
本発明は当初の目的を達成して、LSIの製造とい
う極めて現在的なニーズと合致した半導体装置を
製造する方法を提供することができた。自己整合
技術を大幅に利用するこの方法は工程が簡略でコ
ストも安く上がる為、将来的に広い応用性が期待
されるものと確信する。
【図面の簡単な説明】
第１図は、酸化物層及び装置領域を規定する窒
化物パツドを持ち、装置間を絶縁分離する注入領
域を持つシリコン基板の断面図である。第２図
は、第１のLOCOS工程を経た後の第１図の構造
を示す断面図である。第３図は、ソース及びドレ
イン領域の注入が行われた後の装置の断面図であ
る。第４図は、装置の電極領域に窒化物のマスク
をつけ、装置のチヤンネル接続領域を注入した後
の装置の断面図である。第５図は、第２の
LOCOS工程を経た後の構造の断面図である。第
６図は完成した装置の断面図である。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン基板を用意し； 上記基板の所定領域の上に厚いフイールド酸化
    物層を形成し、上記基板の所定領域内の複数の装
    置領域を絶縁分離し； 上記装置領域内の複数のソース及びドレイン領
    域に高濃度の注入量の第１導電型の不純物をドー
    プし； 上記ソース及びドレイン領域をおおい、また上
    記装置領域内の所定位置の複数のゲート領域をお
    おつてパターン形成されたマスク材料を形成し； 上記基板の露出部分内に第１導電型のドープ材
    を導入し； 上記基板の露出部分を局所的に酸化し； パターン形成されたマスクとなる材料をとり除
    き； 全体的に金属をデポジツトし上記金属を加熱し
    上記金属がシリコンと接触する所にケイ化物を形
    成しこれによつて上記ケイ化合物が上記ゲート領
    域とシヨツトキーバリアを作つて電極を形成し、
    上記ソース及びドレイン領域にオーミツクコンタ
    クトを形成し、複数のMESFET装置を規定する
    工程を含むMESFET装置の製造方法。
JP57234989A 1981-12-28 1982-12-27 Ｍｅｓｆｅｔ装置の製造方法及びその装置 Granted JPS58116775A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US334948 1981-12-28
US06/334,948 US4466174A (en) 1981-12-28 1981-12-28 Method for fabricating MESFET device using a double LOCOS process

Publications (2)

Publication Number Publication Date
JPS58116775A JPS58116775A (ja) 1983-07-12
JPH0361338B2 true JPH0361338B2 (ja) 1991-09-19

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ID=23309573

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JP57234989A Granted JPS58116775A (ja) 1981-12-28 1982-12-27 Ｍｅｓｆｅｔ装置の製造方法及びその装置

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US (1) US4466174A (ja)
JP (1) JPS58116775A (ja)

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