JPS63146529A - サンプリングクロツク再生回路 - Google Patents
サンプリングクロツク再生回路Info
- Publication number
- JPS63146529A JPS63146529A JP29308186A JP29308186A JPS63146529A JP S63146529 A JPS63146529 A JP S63146529A JP 29308186 A JP29308186 A JP 29308186A JP 29308186 A JP29308186 A JP 29308186A JP S63146529 A JPS63146529 A JP S63146529A
- Authority
- JP
- Japan
- Prior art keywords
- sampling clock
- controlled oscillator
- counter
- voltage
- clock frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、伝送すべきアナログ信号の送信サンプリング
クロック周波数と伝送路クロック周波数と受信サンプリ
ングクロック周波数とが異なるシステムにおいて、電圧
制御発振器及びカウンタを用いた受信側ＰＬＬ回路が誤
動作モードから復帰不能にならないように、そのカウン
タの段数を伝送されて来ない部分まで増やして電圧制御
発振器の制御信号を制御するようにしたものである。
クロック周波数と伝送路クロック周波数と受信サンプリ
ングクロック周波数とが異なるシステムにおいて、電圧
制御発振器及びカウンタを用いた受信側ＰＬＬ回路が誤
動作モードから復帰不能にならないように、そのカウン
タの段数を伝送されて来ない部分まで増やして電圧制御
発振器の制御信号を制御するようにしたものである。
本発明は、サンプリングクロック再生回路に関し、特に
送信サンプリングクロック周波数と伝送路クロック周波
数との相対情報及び伝送路クロック周波数と電圧制御発
振器で発生される受信サンプリングクロック周波数とを
カウンタにより相対情報を求めこれら相対情報信号の差
を積分器を介して電圧制御発振器の制御電圧とすること
により受信サンプリングクロック周波数を制御する際、
伝送不要上位ビットより下位のビットのみを用いるサン
プリングクロック再生回路に関するものである。
送信サンプリングクロック周波数と伝送路クロック周波
数との相対情報及び伝送路クロック周波数と電圧制御発
振器で発生される受信サンプリングクロック周波数とを
カウンタにより相対情報を求めこれら相対情報信号の差
を積分器を介して電圧制御発振器の制御電圧とすること
により受信サンプリングクロック周波数を制御する際、
伝送不要上位ビットより下位のビットのみを用いるサン
プリングクロック再生回路に関するものである。
画像の帯域圧縮伝送方式等では、送信側でサンプリング
するクロック周波数は伝送路のクロック周波数と無関係
に選ばれることがある。この場合、受信側では、何らか
の方法でサンプリングクロックを再生する必要がある。
するクロック周波数は伝送路のクロック周波数と無関係
に選ばれることがある。この場合、受信側では、何らか
の方法でサンプリングクロックを再生する必要がある。
従来から知られたサンプリングクロック再生回路が第３
図に示されており、これは例えば特公昭６１−３０４５
６号公報に記載されたものである。
図に示されており、これは例えば特公昭６１−３０４５
６号公報に記載されたものである。
伝送すべきアナログ信号（例えば画像信号）は入力端子
２１に印加され、Ａ／Ｄ変）Ａ２Ｗ２２でディジタル信
号に変換されるとともに、電圧制御発振器ＶＣＯ２３に
も入力されて送信側のサンプリングクロック周波数ｆＳ
の信号φ、が発生されＡ／Ｄ変換器２２に与えられる。
２１に印加され、Ａ／Ｄ変）Ａ２Ｗ２２でディジタル信
号に変換されるとともに、電圧制御発振器ＶＣＯ２３に
も入力されて送信側のサンプリングクロック周波数ｆＳ
の信号φ、が発生されＡ／Ｄ変換器２２に与えられる。
Ａ／Ｄ変換器２２からのディジタル信号は符号器２４で
帯域圧縮等のための適当な符号に変換され、また、クロ
ック信号φ、は比較器２５を介して相対情報信号ΔＳと
なってそれぞれマルチプレクサ２６に入力されて多重化
される。
帯域圧縮等のための適当な符号に変換され、また、クロ
ック信号φ、は比較器２５を介して相対情報信号ΔＳと
なってそれぞれマルチプレクサ２６に入力されて多重化
される。
この多重化された信号はバッファメモリ２７に一部書き
込まれ速度整合をとった後、変調器２８で内部発生され
た伝送路のクロック信号φ、 （周波数ｆＳ）により変
調されて伝送路３０に送出される。
込まれ速度整合をとった後、変調器２８で内部発生され
た伝送路のクロック信号φ、 （周波数ｆＳ）により変
調されて伝送路３０に送出される。
この変調器２日のクロック信号φ、はバッファメモリ２
７のデータ読み出しクロックとしても使用されるととも
に比較器２５にも入力されている。
７のデータ読み出しクロックとしても使用されるととも
に比較器２５にも入力されている。
比較器２５では第４図に示されるように、送信クロック
信号φ、を分周器２５ａで１／Ｎに分周した信号φ８を
得、カウンタ２５ｂのクリア端子及びレジスタ２５ｃの
クロック端子に入力する。
信号φ、を分周器２５ａで１／Ｎに分周した信号φ８を
得、カウンタ２５ｂのクリア端子及びレジスタ２５ｃの
クロック端子に入力する。
カウンタ２５ｂは伝送りロック信号φ１をクロ７りとし
て分周信号φ８に含まれるクロック信号φ、の数を計数
し、その計数値をレジスタ１５ｃに取り込むこと番こよ
りｔ目射情報信号ΔＳ＝Ｎ （ｆ＋ ／ｆＳ）が得られ
る。
て分周信号φ８に含まれるクロック信号φ、の数を計数
し、その計数値をレジスタ１５ｃに取り込むこと番こよ
りｔ目射情報信号ΔＳ＝Ｎ （ｆ＋ ／ｆＳ）が得られ
る。
このようにして受信側には送信クロックと伝送りロック
との相対情報ΔＳを含んだ多重化信号が伝送路３０を経
て送られて来る。そして、復調器３１で復調され、バッ
ファメモリ３２を介してデマルチプレクサ３３で伝送ア
ナログ信号と相対情報ΔＳに分離される。伝送アナログ
信号は復号器３４でにより元のＰＣＭ信号に変換され、
Ｄ／Ａ変換器３５を経て出力端子３６からアナログ信号
として取り出される。
との相対情報ΔＳを含んだ多重化信号が伝送路３０を経
て送られて来る。そして、復調器３１で復調され、バッ
ファメモリ３２を介してデマルチプレクサ３３で伝送ア
ナログ信号と相対情報ΔＳに分離される。伝送アナログ
信号は復号器３４でにより元のＰＣＭ信号に変換され、
Ｄ／Ａ変換器３５を経て出力端子３６からアナログ信号
として取り出される。
受信側においても電圧制御発振器３７が用いられており
、この電圧制御発振器３７では受信サンプリングクロッ
ク周波数ｒえのクロック信号ψ８が発生されてＤ／Ａ変
換器３５を制御するとともに比較器３８において第４図
と同様の比較動作を行って相対情報信号Δ１１（Δ員＝
Ｎ（ｆ ＋／ｆＲ））を出力する。
、この電圧制御発振器３７では受信サンプリングクロッ
ク周波数ｒえのクロック信号ψ８が発生されてＤ／Ａ変
換器３５を制御するとともに比較器３８において第４図
と同様の比較動作を行って相対情報信号Δ１１（Δ員＝
Ｎ（ｆ ＋／ｆＲ））を出力する。
そして、デマルチプレクサ３３から出力された相対情報
ΔＳとΔＳとの差Δが減算器３９で算出される。この差
Δは、 Δ−Ｎｆ＋（ｆｓ ｆｓ）／ｆｉｒｍとなり、積分器
４０及びＤ／Ａ変換器４１を介して電圧制御発振器３７
の制′４″ｎＴｉ圧Ｖは、Ｖ＝ＶＡ＋ｋＳ（ｆｓ ｆ
ｓ）ｄｔ となる（但し、ｋは定数）、。
ΔＳとΔＳとの差Δが減算器３９で算出される。この差
Δは、 Δ−Ｎｆ＋（ｆｓ ｆｓ）／ｆｉｒｍとなり、積分器
４０及びＤ／Ａ変換器４１を介して電圧制御発振器３７
の制′４″ｎＴｉ圧Ｖは、Ｖ＝ＶＡ＋ｋＳ（ｆｓ ｆ
ｓ）ｄｔ となる（但し、ｋは定数）、。
従って、受信サンプリングクロック周波数ｆ。
を、電圧制御発振器３７の制御電圧Ｖが中心電圧■。の
とき送信サンプリングクロック周波数ｒ１と等しくなる
ように設定すれば、常にｆＲｌ。
とき送信サンプリングクロック周波数ｒ１と等しくなる
ように設定すれば、常にｆＲｌ。
となるように制御される。
このようにして送受信間の同期をとることができるが、
上記の分周周波数ｆＳ（＝ｒ、／Ｎ）を例えばテレビジ
ョンのフレーム周波数、即ち、３０１１ｚに選び、伝送
路クロック周波数ｆＳを３０Ｍｆｉｚにした場合、相対
情報ΔＳは１０６となり、カウンタ２５ｂ及びレジスタ
２５ｃの所要ビット数が多くなり過ぎ、回路規模が大き
くなってしまう。
上記の分周周波数ｆＳ（＝ｒ、／Ｎ）を例えばテレビジ
ョンのフレーム周波数、即ち、３０１１ｚに選び、伝送
路クロック周波数ｆＳを３０Ｍｆｉｚにした場合、相対
情報ΔＳは１０６となり、カウンタ２５ｂ及びレジスタ
２５ｃの所要ビット数が多くなり過ぎ、回路規模が大き
くなってしまう。
しかしながら、電圧制御発振器２３による送信サンプリ
ングクロック周波数の精度（例えば、１０−’）により
、所要ビット数の所定上位ビットは固定しており伝送不
要（削除可能）な上位ビットとして伝送しなくても伝送
精度に影響はなく、残りのビットだけを伝送し、これに
対応したビット数のカウンタ２５ｂ及びレジスタ２５Ｃ
を用いて周波数制御を行うことができることになる。
ングクロック周波数の精度（例えば、１０−’）により
、所要ビット数の所定上位ビットは固定しており伝送不
要（削除可能）な上位ビットとして伝送しなくても伝送
精度に影響はなく、残りのビットだけを伝送し、これに
対応したビット数のカウンタ２５ｂ及びレジスタ２５Ｃ
を用いて周波数制御を行うことができることになる。
かかる従来のサンプリングクロック再生回路では、考え
得る送信側のサンプリングクロック周波数の変動軸と受
信側の電圧制御発振器の感度との関係から定められる電
圧制御発振器の制御電圧の制限値に対して、実際の制御
電圧（第３図の電圧Ｖ）がその制限値を越えた時にリセ
ットをかけるように構成されているが、このような制御
方式では、電圧制御発振器の感度はその制御電圧によっ
て決まり、制御電圧がアナログ量であるところからリセ
ットをかけるタイミングのバラツキが大きく、設計パラ
メータを設定するのが困難であるという問題点があった
。
得る送信側のサンプリングクロック周波数の変動軸と受
信側の電圧制御発振器の感度との関係から定められる電
圧制御発振器の制御電圧の制限値に対して、実際の制御
電圧（第３図の電圧Ｖ）がその制限値を越えた時にリセ
ットをかけるように構成されているが、このような制御
方式では、電圧制御発振器の感度はその制御電圧によっ
て決まり、制御電圧がアナログ量であるところからリセ
ットをかけるタイミングのバラツキが大きく、設計パラ
メータを設定するのが困難であるという問題点があった
。
従って、本発明の目的は、用いる電圧制御発振器の感度
に影響されずに受信側のサンブリジグクロ、りを正確に
再生する回路を実現することに在る。
に影響されずに受信側のサンブリジグクロ、りを正確に
再生する回路を実現することに在る。
第１図は上記の目的を達成するため、送信サンプリング
クロック周波数１．と伝送路クロック周波数「１との相
対情報ΔＳ及び伝送路クロック周波数１１と電圧制御発
振器ＶＣＯで発生される受信サンプリングクロック周波
数ｒ、ｌとをカウンタ１により相対情報ΔＲを求め前記
相対情報同士の差を積分器２を介して電圧制御発振器Ｖ
ＣＯの制？ｌ電圧とするごとにより受信サンプリングク
ロック周波数ｆＲを制御する際、伝送不要な上位ビット
より下位のｍビットのみを用いる本発明に係るサンプリ
ングクロック再生回路の概念を示す図で、本発明では特
にカウンタ１に削除した上位ビット中の所定下位ｎビッ
ト分だけ余分に設け、その所定下位ｎビットの値により
積分器２をリセットするようにしている。
クロック周波数１．と伝送路クロック周波数「１との相
対情報ΔＳ及び伝送路クロック周波数１１と電圧制御発
振器ＶＣＯで発生される受信サンプリングクロック周波
数ｒ、ｌとをカウンタ１により相対情報ΔＲを求め前記
相対情報同士の差を積分器２を介して電圧制御発振器Ｖ
ＣＯの制？ｌ電圧とするごとにより受信サンプリングク
ロック周波数ｆＲを制御する際、伝送不要な上位ビット
より下位のｍビットのみを用いる本発明に係るサンプリ
ングクロック再生回路の概念を示す図で、本発明では特
にカウンタ１に削除した上位ビット中の所定下位ｎビッ
ト分だけ余分に設け、その所定下位ｎビットの値により
積分器２をリセットするようにしている。
第１図において、通常、伝送されて来るカウンタ１の所
定下位ｍビット値が伝送路クロック周波数ｆ１と電圧制
御発振器ＶＣＯで発生される受信サンプリングクロ、り
周波数ｆｌｌとの相対情報ΔＲとして送信サンプリング
クロック周波数ｒ。
定下位ｍビット値が伝送路クロック周波数ｆ１と電圧制
御発振器ＶＣＯで発生される受信サンプリングクロ、り
周波数ｆｌｌとの相対情報ΔＲとして送信サンプリング
クロック周波数ｒ。
と伝送路クロ、り周波数ｒ１との相対情報ΔＳから減算
され、積分器２において積分されて行き、受（３サンプ
リンクリロック周波数ｆ８が送信サンプリングクロック
周波数１３からずれると電圧制御発振器ＶＣＯの制御電
圧がその中心電圧よりずれるので、これを戻す方向に制
′４Ｂ電圧が加わって両者が一敗するように制御される
。
され、積分器２において積分されて行き、受（３サンプ
リンクリロック周波数ｆ８が送信サンプリングクロック
周波数１３からずれると電圧制御発振器ＶＣＯの制御電
圧がその中心電圧よりずれるので、これを戻す方向に制
′４Ｂ電圧が加わって両者が一敗するように制御される
。
一方、相対情報ΔＳが大きくずれて、伝送不要な上位ビ
ットまでに変動を与えると、カウンタ１に余分に設けた
伝送されて来ない削除上位ビットのうちの下位のｎビッ
トにその変動が現れるので、この値を利用して積分器２
をリセットすることにより、電圧制御発振器■ＣＯが中
心から外れ過ぎるのを防止することができる。
ットまでに変動を与えると、カウンタ１に余分に設けた
伝送されて来ない削除上位ビットのうちの下位のｎビッ
トにその変動が現れるので、この値を利用して積分器２
をリセットすることにより、電圧制御発振器■ＣＯが中
心から外れ過ぎるのを防止することができる。
以下、本願発明に係るサンプリングクロック再生回路の
実施例を説明する。
実施例を説明する。
第２図は、第１図に概念的に示した本発明のサンプリン
グクロック再生回路の一実施例を示しており、第２図で
は、第１図に示したカウンタ１は更にカウンタｌａを含
み、このカウンタ１ａには伝送される下位ｍビット、例
えば８ビツト部分に加えて伝送不要な上位ビットのうち
の所定の下位ｎビット、例えば４ビツトが加えられてお
り、このカウンタ１ａの上位４ビツトのうちの最下位ピ
ントのみを反転させた状態でアンドゲート１ｂに入力し
ている。尚、この下位８ビツトを伝送する方式では、受
信サンプリングクロック周波数が２ｆＳｃ（ｆＳｃは色
副搬送波周波数） ＝７．１５９０９ＭＨｚで、伝送路
クロックが３２．０６４ＭＨｚでこれを１０２６０４８
分周した３１．２５１１ｚ周期でサンプリングした場合
のカウントクロック数（１６進数でｒ３７ＥＥ３ Ｊ
）を例としている。また、上位４ビツトのみを付加した
のは、電圧制御発振器ＶＣＯの変動率は最大限、数１０
０ Ｘｌ０−’ （数１０１００ｐｐであるからである
。
グクロック再生回路の一実施例を示しており、第２図で
は、第１図に示したカウンタ１は更にカウンタｌａを含
み、このカウンタ１ａには伝送される下位ｍビット、例
えば８ビツト部分に加えて伝送不要な上位ビットのうち
の所定の下位ｎビット、例えば４ビツトが加えられてお
り、このカウンタ１ａの上位４ビツトのうちの最下位ピ
ントのみを反転させた状態でアンドゲート１ｂに入力し
ている。尚、この下位８ビツトを伝送する方式では、受
信サンプリングクロック周波数が２ｆＳｃ（ｆＳｃは色
副搬送波周波数） ＝７．１５９０９ＭＨｚで、伝送路
クロックが３２．０６４ＭＨｚでこれを１０２６０４８
分周した３１．２５１１ｚ周期でサンプリングした場合
のカウントクロック数（１６進数でｒ３７ＥＥ３ Ｊ
）を例としている。また、上位４ビツトのみを付加した
のは、電圧制御発振器ＶＣＯの変動率は最大限、数１０
０ Ｘｌ０−’ （数１０１００ｐｐであるからである
。
カウンタｌには第４図の比較器の例と同様に、レジスタ
をアンドゲート１ｂの後に設けてもよい。
をアンドゲート１ｂの後に設けてもよい。
積分器２はフリ・７プフロソプ２ａと、このフリップフ
ロップ２ａの出力と相対情報ΔＳ及びΔ。
ロップ２ａの出力と相対情報ΔＳ及びΔ。
の差Δとを加算する加算器２ｂとで構成されている。こ
の積分器２と電圧制御発振器ｖＣｏとの間には、積分器
２のディジタル出力（これは補数がとられている）をア
ナログ信号に変換するＤ／Ａ変１ａ器１１と、このアナ
ログ信号の低周波数部分のみを取り出すフィルタ１２と
、の直列回路が挿入されている。
の積分器２と電圧制御発振器ｖＣｏとの間には、積分器
２のディジタル出力（これは補数がとられている）をア
ナログ信号に変換するＤ／Ａ変１ａ器１１と、このアナ
ログ信号の低周波数部分のみを取り出すフィルタ１２と
、の直列回路が挿入されている。
また、カウンタ１ａのリセット端子及び積分器２のフリ
ップフロップ２ａのクロック端子には伝送りロノクイ３
号φ１ （第３図の復調器３１で発生されている；周波
数＝ ３２．０６４ＭＨｚ）を分周器１３でＮ （＝１
０２６０４８）分周したクロック同期（３１，２５）ｌ
ｚ）が供給されている。尚、この分周動作は第４図のよ
うに、電圧制御発振器■ＣＯとカウンタとの間で行って
も同様である。
ップフロップ２ａのクロック端子には伝送りロノクイ３
号φ１ （第３図の復調器３１で発生されている；周波
数＝ ３２．０６４ＭＨｚ）を分周器１３でＮ （＝１
０２６０４８）分周したクロック同期（３１，２５）ｌ
ｚ）が供給されている。尚、この分周動作は第４図のよ
うに、電圧制御発振器■ＣＯとカウンタとの間で行って
も同様である。
次に、第２図の実施例の動作を説明する。
伝送されるサンプリングクロック数は８ビツトの「Ｅ３
」が電圧制御発振器ＶＣＯの中心制御電圧となる。カウ
ンタ１ａは３１．２５Ｈｚ周朋の間で計。
」が電圧制御発振器ＶＣＯの中心制御電圧となる。カウ
ンタ１ａは３１．２５Ｈｚ周朋の間で計。
数し、その計数したサンプル数がｒ３７ＥＯＯＪ〜ｒ３
７ＥＦＦ Ｊ （３７Ｅ１は伝送路に送出される前に送
信側のカウンタでオーバーフローして失われる）の間は
正しい制御電圧が発生され、電圧制御発振器ＶＣＯに与
えられてｒ３７ＥＥ３ Ｊに収束していく。即ち、カウ
ンタｌａの上位４ビツトの値はｒＥＪを示しているため
、アンドゲート１ｂの出力はＨレベルとなりフリップフ
ロップ２ａをリセットしないことになる。
７ＥＦＦ Ｊ （３７Ｅ１は伝送路に送出される前に送
信側のカウンタでオーバーフローして失われる）の間は
正しい制御電圧が発生され、電圧制御発振器ＶＣＯに与
えられてｒ３７ＥＥ３ Ｊに収束していく。即ち、カウ
ンタｌａの上位４ビツトの値はｒＥＪを示しているため
、アンドゲート１ｂの出力はＨレベルとなりフリップフ
ロップ２ａをリセットしないことになる。
ところが、上記の範囲を越えて例えばｒ３７ＦＯＬ」に
なったときは、カウンタ１ａの上位４ビツトがｒＦＪと
なってアンドゲートｌａの出力はＬレベルとなりフリッ
プフロップ２ａをリセットする。
なったときは、カウンタ１ａの上位４ビツトがｒＦＪと
なってアンドゲートｌａの出力はＬレベルとなりフリッ
プフロップ２ａをリセットする。
このようにして、受信側の１２ピントカウンタで数えた
サンプル数は必ずｒ３７００Ｑ Ｊ〜ｒ３’？ｆ’ＦＦ
」の間に入ることとなり、電圧制御発振器■ＣＯの正常
な引き込み動作が得られるのは下から３桁目がｒＥＪの
時だけであり、これ以外のときは積分器２を強制的にリ
セットして電圧制御発振器■ＣＯの制御電圧を中心値■
。に戻すことができる。
サンプル数は必ずｒ３７００Ｑ Ｊ〜ｒ３’？ｆ’ＦＦ
」の間に入ることとなり、電圧制御発振器■ＣＯの正常
な引き込み動作が得られるのは下から３桁目がｒＥＪの
時だけであり、これ以外のときは積分器２を強制的にリ
セットして電圧制御発振器■ＣＯの制御電圧を中心値■
。に戻すことができる。
以上のように、本発明のサンプリングクロック再／１回
路によれば、受信側でサンプリングクロックを計数する
カウンタを伝送されて来るビットより上位の所定ビット
数だけ付加し、サンプリングクロックの同期外れを監視
するようにしたので、電圧制御発振器を含むＰＬＬ回路
を誤動作モードに引き込むことなく安定したクロック同
期をとることができるとともに、電圧制御発振器の離調
が大きくなったときにリセットがかかり制御電圧が中心
値にセットされるため引き込みが早くなるという効果が
ある。
路によれば、受信側でサンプリングクロックを計数する
カウンタを伝送されて来るビットより上位の所定ビット
数だけ付加し、サンプリングクロックの同期外れを監視
するようにしたので、電圧制御発振器を含むＰＬＬ回路
を誤動作モードに引き込むことなく安定したクロック同
期をとることができるとともに、電圧制御発振器の離調
が大きくなったときにリセットがかかり制御電圧が中心
値にセットされるため引き込みが早くなるという効果が
ある。
第１図は本発明に係るサンプリングクロック再生回路の
原理ブロック図、 第２図は第１図に示したサンプリングクロック再生回路
の一実施例を示すブロック図、第３図はクロック同期装
置としての従来のサンプリングクロック再生回路を示す
図、 第４図は第３図に用いられる比較器の具体的なブロック
図、である。 第１回及び第２図において、 １、ｌａはカウンタ、 ２は積分器、 ２ａはフリップフロップ、 ２ｂは加算器、 ｒ、は送信サンプリングクロック周波数、ｆｌは伝送路
クロック周波数、 ΔＳ及びΔ３は相対情輻、 ｒアは受信サンプリングクロック周波数、をそれぞれ示
す。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）第１図 本発明の一戊例客示す図 第２図 第３図のｉｌ：Ｍ器を示す図 第４図
原理ブロック図、 第２図は第１図に示したサンプリングクロック再生回路
の一実施例を示すブロック図、第３図はクロック同期装
置としての従来のサンプリングクロック再生回路を示す
図、 第４図は第３図に用いられる比較器の具体的なブロック
図、である。 第１回及び第２図において、 １、ｌａはカウンタ、 ２は積分器、 ２ａはフリップフロップ、 ２ｂは加算器、 ｒ、は送信サンプリングクロック周波数、ｆｌは伝送路
クロック周波数、 ΔＳ及びΔ３は相対情輻、 ｒアは受信サンプリングクロック周波数、をそれぞれ示
す。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）第１図 本発明の一戊例客示す図 第２図 第３図のｉｌ：Ｍ器を示す図 第４図
Claims (3)
- （１）送信サンプリングクロック周波数ｆ＿Ｓと伝送路
クロック周波数ｆ＿１との相対情報Δ＿Ｓ及び前記伝送
路クロック周波数ｆ＿１と電圧制御発振器（ＶＣＯ）で
発生される受信サンプリングクロック周波数ｆ＿Ｒとを
カウンタ（１）により相対情報Δ＿Ｒを求め前記相対情
報同士の差Δを積分器（２）を介して前記電圧制御発振
器（ＶＣＯ）の制御電圧とすることにより前記受信サン
プリングクロック周波数ｆ＿Ｒを制御する際、伝送不要
な上位ビットより下位のｍビットのみを用いるサンプリ
ングクロック再生回路において、 前記カウンタ（１）に前記伝送不要上位ビット中の所定
下位ｎビット分だけ余分に設け、その所定下位ｎビット
の値により前記積分器（２）をリセットすることを特徴
としたサンプリングクロック再生回路。 - （２）前記積分器（２）が、フリップフロップ（２ａ）
と、該フリップフロップ（２ａ）の出力と前記相対情報
同士の差とを加算する加算器（２ｂ）とで構成されてい
る特許請求の範囲第１項記載のサンプリングクロック再
生回路。 - （３）前記カウンタ（１）の所定の下位ｍビットのリセ
ット値が前記電圧制御発振器（ＶＣＯ）の中心制御電圧
を示している特許請求の範囲第１項記載のサンプリング
クロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29308186A JPS63146529A (ja) | 1986-12-09 | 1986-12-09 | サンプリングクロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29308186A JPS63146529A (ja) | 1986-12-09 | 1986-12-09 | サンプリングクロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146529A true JPS63146529A (ja) | 1988-06-18 |
Family
ID=17790199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29308186A Pending JPS63146529A (ja) | 1986-12-09 | 1986-12-09 | サンプリングクロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146529A (ja) |
-
1986
- 1986-12-09 JP JP29308186A patent/JPS63146529A/ja active Pending
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