JPS63147191A - 画素デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、表示装置や印字装置に画素データを送出する
ための画素データ処理装置に関するものである。

従来の技術 第４図はレーザプリンタを用いてコンピュータ等から送
られる印字データを印字する印字システムを示すもので
ある。第４図において、３０はレーザプリンタコントロ
ーラであり、ホストコンピュータ３１から送られてくる
種々の命令及び文字コードを解釈し、直接印字できるよ
うにシリアルデータに変換し、これをレーザプリンタ３
２の水平同期信号に同期させなからレーザプリンタ３２
へ転送する。

次にレーザプリンタコントローラ３０の構成を内部ブロ
ック図である第５図を用いて詳細に説明する。ＣＰＵ３
３は、プログラムが格納されているプログラムＲＯＭ３
４や、ワーク用として用、いられるメモリであるＲＡＭ
３５を用いて、インターフェイス３６を介してホストコ
ンピュータから転送されて（る命令や文字コードを受は
取るとともに、その命令を解釈しながらテキストを作成
する。ここで言うテキストとは、例えばホストコンピュ
ータから転送されてきた文字コードに対応するビットマ
ツプデータ（以後、文字フォントと呼ぶ）が格納されて
いるキャラクタジェネレータ３７内のアドレスと、それ
が展開されるべきビットマツプメモリ３８上のアドレス
（以後、展開アドレスと呼ぶ）及びそれに付随する情報
（例えば文字の大きさとかビットシフト量等）が記述さ
れたものであり、それらが−頁分（−頁内に出現する文
字数分）集まったデータ群をいう。

ここで、ビットマツプメモリ３８内に画素データを展開
する際のビットシフトについて説明する。第６図（イ）
は、キャラクタジェネレータ３７内のメモリ格納形式を
、また第６図（ロ）はビットマツプメモリ３８の展開エ
リア内のデータ配列を表したものである。画素データは
キャラクタジェネレータ３７内に１バイトずつ規則正し
く格納されており、ＣＰＵ３３はテキストに従ってこの
キャラクタジェネレータ３７からデータを読み出し、ビ
ットマツプメモリ３９の展開エリアに順序正しく格納す
る。

ところで、通常のレーザプリンタ（ディスプレイ等でも
同様である）は、１ドツト単位での印字位置の制御が可
能である。これを有効に利用するためには、キャラクタ
ジェネレータ３７から読みだしたパラレルデータを１バ
イトごとに一定量のシフトを行いながらビットマツプメ
モリ３８に格納する必要がある。第６図では、ｒＢ」の
文字についてｎビットのシフトを行ってｍ番地（展開ア
ドレス〉に格納するところを表したものであり、キャラ
クタジェネレータ３７から読みだされた１バイトのデー
タ（第６図（ハ）に示す）はｍ番地のＬＳＢから０桁だ
けシフトした位置に格納される。当然シフトによりはみ
出したｎビットのデータはｍ＋１番地に格納される。

ここで、この場合のデータの流れを第５図を用いて説明
すると、まずＣＰＵ３３によりキャラクタジェネレータ
３７から１バイト分のフォントデータを読み出す。その
後、ビットマツプメモリ３８に読み出した１バイトのデ
ータを書き込むのであるが、この時データはシフト回路
３９を通り、あらかじめ設定されたシフト量だけシフト
される。シフト回路３９はＳＯからＳＩ５までの１６ビ
ットで構成されており、第２表に示されるように入力デ
ータＤＯ〜Ｄ７をその時々によって指定されるシフト量
だけシフトさせて出力ラインＳＯ〜ＳＩ５に出力させる
。

（以下余白） 第　　２　　表 し そしてその出力ラインはＳＯ〜Ｓ７の８ビ・ソト分と、
３８〜ＳＩ５の８ビット分の二つのグループに分けられ
てマルチプレクサ４０に接続されている。

そのシフトの後、ＣＰＵ３３からの指令によって、まず
マルチプレクサ４０を介してＳＯ〜Ｓ７のみビットマツ
プメモリ３８のｍ番地に書き込ませる。そして、その書
き込みの終了後ＣＰＵ３３は再び同様な指令を行い、今
度は８８〜ＳＩ５をｍ＋１番地に書き込ませる。

なお、各文字毎に印字位置がシフトされる場合には、シ
フト量ｍは１文字毎に書き換えられることとなる。

これらの動作を繰り返し１頁分のビットイメージデータ
がビットマツプメモリ３８上に作成できたら、その中の
１スキヤンラインのデータをパラレルシリアル変換回路
４２に格納し、レーザプリンタ３２に起動をかける。そ
の後は、レーザプリンタ３２側から送られて（ろ水平同
期信号に同期させながら、パラレルシリアル交換回路４
２よりシリアルデータとしてレーザプリンタ３２へ転送
する。そしてレーザプリンタ３２側では、受は取ったシ
リアルデータをそのまま印字する。パラレルシリアル交
換回路４２内のデータが全てなくなると、ＣＰＵ３３は
続く１スキヤンラインのデータを読みだしてパラレルシ
リアル変換回路４２へ格納する。この動作を一頁分繰り
返すことにより、−頁分のシリアルデータがレーザプリ
ンタ３２へ転送されることとなる。またここで画素デー
タの展開とレーザプリンタ３２へのシリアルデータの転
送を並列に行うことも可能である。

なお、レーザプリンタ３２は、送られるシリアルデータ
で直接半導体レーザを駆動することにより感光紙上に潜
像をつくり、この感光紙を現像・定着させることにより
、所望の出力紙を得ることができる。

発明が解決しようとする問題点 レーザプリンタ等の表示装置においては、近年高速度化
・高密度化の方向にあり、これを実現するためには、１
つにはフォント展開のスピードの向上が望まれている。

しかしながら、従来の構成では、キャラクタジェネレー
タから読み出された１バイトのデータに対して、ビット
マツプメモリへの書き込みが２回行われており、これが
印字スピードを落とす要因となっていた。

本発明は以上の問題点に鑑みてなされたものであり、画
素データ展開のスピードを上げ、レーザプリンタ等の表
示装置の表示スピードを向上させる事が出来る画素デー
タ処理装置を提供することを目的とする。

問題点を解決するための手段 本発明は以上の問題点を解決するため、指定されたシフ
ト量だけパラレル形式の画素データを下位の桁から上位
の桁ヘシフトさせるとともに、最大桁からはみ出るデー
タを最小桁へ次々と戻して上記画素データの並び変えを
行うローテーション回路を設けるとともに、指定された
アドレスについて１ビットずつデータのアクセスが可能
な複数のメモリ要素をそれぞれが上記ローテーション回
路の各桁に対応するように設けることによってビットマ
ツプメモリを構成し、上記メモリ要素のうち上記ローテ
ーション回路の最大桁に対応するメモリ要素を第１のメ
モリ要素、そのすぐ隣の下位桁に対応するメモリ要素を
第２のメモリ要素とし、以下同様に各メモリ要素に命名
して上記ローテーション回路の最小桁が最大桁から数え
てｎ番目であるならばその最小桁に対応するメモリ要素
を第ｎのメモリ要素とした場合、指定されたシフト量に
従い、上記メモリ要素のうち第１のメモリ要素から上記
シフト量に対応した数のものに第１のアドレスを指定し
、同時に他のメモリ要素に上記第１のアドレスの次の第
２のアドレスを指定するアドレス切替手段を設け、上記
ローテーション回路の各桁のデータを１ビットずつ上記
メモリ要素のうちの対応するものに個別に入力させて上
記アドレス切替手段によって指定された第１のアドレス
及び第２のアドレスに同時に書き込むように構成した。

作　　用 上記構成により、ローテーション回路内のシフト前に最
小桁に格納されていたデータからシフト後最大桁に格納
されることとなったデータまでの１第１のグループは書
き込み指令信号の人力時に第１のアドレスへのアクセス
が指定されたメモリ要素に格納されることとなり、また
シフト後にローテーション回路内の最小桁に格納される
こととなったデータからシフト前に最大桁に格納されて
いたデータまでの第２のグループは同時に第２のアドレ
スへのアクセスが指定されたメモリ要素に格納されるこ
ととなる。つまり、全メモリ要素によって構成されるこ
ととなるビットマツプメモリ全体で見ると、ビットマツ
プメモリ内の第１のアドレスには第１のグループのデー
タが最大桁側につめて格納され、同時にビットマツプメ
モリ内の第２のアドレスにはシフトによってはみ出た分
のデータ、すなわち第２のグループのデータが最小桁側
につめて格納されることとなる。

実施例 以下、本発明における画素データ処理装置回路の実施例
として、レーザプリンタ用の画素データ処理装置につい
て説明する。

第２図は本実施例における画素データ処理装置のブロッ
ク図である。第２図において、ＣＰＵ３３、プログラム
ＲＯＭ３４、ＲＡＭ３５、インターフェース回路３６、
キャラクタジェネレータ３７、パラレルシリアル変換回
路４２は第５図に示される従来例と同様に構成される。

ＣＰＵ３３は従来例と同様にホストコンピュータから送
られてくる命令等に従ってＲＡＭ３５内にテキストを作
成し、このテキストに従って画素データ記憶部４３に設
けられたビットマツプメモリ内に画素データを展開する
。以下、画素データ記憶部４３の構成について第１図に
基づいて説明する。

第１図において１はデータバスからパラレル形式の画素
データを１バイトずつ取り込み、テキストに従って文字
毎にあらかじめ指定されたシフト量だけローテートシフ
トを行うローテーション回路であ゛る。

（以下余白） 第　　１　　表 すなわち、第１表に示されるようにシフト量がＯの場合
には入力データＤＯ〜Ｄ７は出力ライン５Ｏ−３７より
そのまま出力され、シフト量が１の場合にはＳＯにＤ７
が、またＳｌにＤＯが出力され、以下同様に１桁ずつず
れて出力され、はみ出ることとなるデータＤ７はＳｏに
出力される。その他のシフト量、例えばシフト量ｎの場
合には各桁のデータはそのシフト量に応じた桁数、すな
わち０桁だけシフトされるとともにはみ出るｎビットの
データは他方の桁より次々に再格納されて出力される。

そして、出力されるデータには、はみ出ずに残った第１
のグループと、はみ出て再格納された第２のグループに
分けられることとなる。２〜９は６４にビット×１のダ
イナミックメモリのメモリチップであり、これらが合計
８つ集まって６４にバイトのビットマツプメモリを構成
している。

１０はアドレスバスからアドレスデータを取り込み、１
つのアドレスデータを取り込む毎にタイミング回路（図
示せず）から自動的に出力されるカウントアツプ信号に
より上記アドレスデータに「１」を加えることによって
、上記アドレスデータが示すアドレスの次のアドレスを
指定するデータを出力するカウンタである。１１〜１８
はメモリチップ２〜９にアドレスデータを供給するため
のアドレスバスに挿入される３ステート双方向バツフア
（以下バッファとする）である。以下、バッファ１１を
例に挙げて説明する。ＤＩＲＯはバッファ１１の信号通
過方向を定めるための信号であり、ＤＩＲＯがｒＨ，の
場合には端子Ａから端子Ｂへ向かう通路が開かれ、ＤＩ
ＲＯが「Ｌ」の場合には端子Ｂから端子Ａへ向かう通路
が開かれる。またＧＡＴＥＯはバッファ１１に活性状態
か非活性状態かを指定するデータである。ＧＡＴＥＯが
「Ｈ」の場合にはバッファ１１は非活性状態、すなわち
端子Ａと端子８間は遮断状態となる。他のバッファ１２
〜１８についても同様に構成されている。ＤＩＲＩ及び
ＧＡＴＥＩはバッファ１２に対応し、以下同様となって
ＤＩＲＩ及びＧＡＴＥ７はバッファ１８に対応する。バ
ッファ１１〜１８はそれぞれ端子ＢをＣＰＵ３３側に向
けて挿入されている。ただし、端部に段けられたバッフ
ァ１１の端子Ａにはカウンタ１０の出力ラインが接続さ
れている。１９はバッファ１１〜１８のそれぞれのＤＩ
Ｒ信号及びＧＡＴＥ信号を制御するバッファ制御回路で
ある。第３図はこれを詳しく示したものである。第３図
において２０はテキスト内に、１つの文字または記号毎
に書き込まれたシフト量を示すデータ（以下シフトデー
タとする）を読み込み、出力信号の（：　ｌ−Ｃ７のう
ち上記シフト量に対応する信号のみが「Ｌ」になるよう
に構成されたシフト量デコーダである。

例えばＣＯのみがｒ　Ｌ　Ｊとなりそれ以外がすべて「
Ｈ」であるならば、ＧＡＴＥ信号についてはインバータ
２１によって反転してＧＡＴＥＯのみが「Ｈ」となって
他のものは全て「Ｌ」となる。そしてＤＩＲ信号につい
てはＤＩＲＩがＣＯのデータに等しい「Ｌ」に、そして
ＤＩＲ２はＡＮＤ回路２２を介して１つ前のＤＩＲＩの
データに従って「Ｌ」に、またＤＩＲ３〜ＤＩＲ６も同
様にそれぞれが１つ前のＤＩＲ信号に従って「Ｌ」とな
る。またＣ１のみが「Ｌ」となると、ＧＡＴＥ信号につ
いてはＧＡＴＥ　１のみがｒＨ」となって他は全て「Ｌ
」となる。ＤＩＲ信号については、ＤＩＲＩが「Ｌ」と
なる。ところがＡ　Ｎ　Ｄ回路２２の出力であるＤＩＲ
２は、たとえＤＩＲＩが「Ｈ」となってもＤＩＲＩとと
もにＡＮＤ回路２２に入力するＣＩがＶ　Ｌ　Ｊとなっ
ているのでやはりｒ　Ｌ　Ｊとなる。そしてＤＩＲ３〜
ＤＩＲ６もそれに従って「Ｌ」となる。ところでＤＩＲ
Ｏは常にｒＨ」に、またＤＩＲＩは常に「Ｌ」に設定さ
れている。このように本回路ではシフト量をｎとすると
、Ｃｎがｒ　Ｌ　Ｊとなり、ＧＡＴＥ信号については、
それに対応するＧＡＴＥｎのみが「Ｌ」となる。またＤ
ＩＲ信号についてはＤＩＲＯがらＤＩＲｎまでがｒＨ」
に、ＤＩＲｎ＋１がらＤＩＲＩまでが「Ｌ」となる。

次にメモリチップ２〜９に入力するアドレスデータにつ
いて説明する。

メモリチップ２にはＣＰＵ３３から送られてくるアドレ
スデータが直接加えられる。またメモリチップ３にはバ
ッファ１８とバッファ１７の間がら、メモリチップ４に
はバッファ１７とバッファ１６の間からアドレスデータ
が加えられる。他のメモリチップ５〜９についても同様
に対応する２つのバッファの間からアドレスデータが加
えられる。

以上のように構成された画素データ処理装置について、
以下にビットマツプメモリ２３への画素データの展開に
ついて説明する。

まずＣＰＵ３３はキャラクタジェネレータ３７から印字
文字に対応するフォントデータのうちの１バイト分のデ
ータだけを読み込み、これをデータバスラインに出力し
てローテーション回路１に読み込ませる。そしてＣＰＵ
３３はテキスト内にその文字について書き込まれたシフ
ト量を示すデータに従って、ローテーション回路１にシ
フト動作を指令する。例えばそのデータがｎであるなら
ば格納されたデータは０桁だけローテートシフトする。

そして、シフトされた後のデータはローテーション回路
のデータ出力ライン５ｏ−３７に出力され、データバス
を介してビットマツプメモリ２３に加えられる。このデ
ータをビットマツプメモリ内の例えばｍ番地に書き込む
場合には、ＣＰＵ３３はアドレスバスにｍ番地のアドレ
スデータを出力する。この時カウンタ１０は自動的にｍ
＋１番地のアドレスデータを出力する。そしてバッファ
制御回路１９は上記シフト量に従ってバッファ１１〜１
８を制御してメモリチップ２〜９にｍまたはｍ＋１のア
ドレスデータを加える。すなわちシフト量がｎである場
合には、シフトデコーダ２ｏの出力ＣＯ〜Ｃ１のうちシ
フトｆｆ１ｎに対応した１ビットＣｎのみが「Ｌ」とな
り、ＧＡＴＥｎのみがｒ　ＨＪとなってこれにつながる
バッファのみが非活性状態となる。またＤＩＲ信号につ
いては、ＤＩＲｎ以下の信号、すなわちＤＩＲＯ〜ＤＩ
ＲｎがｒＨ，となり、その他のＤＩＲ信号はｍｌ、とな
る。すると、バッファ１１〜１８のうちＤＩＲ信号が「
Ｌ」となっている部分では第１図の上側から下側へ向か
ってアドレスデータが流れ、ＣＰＵ３３から出力された
ｍのアドレスデータがそのままメモリチップに加えられ
る。一方ＤＩＲ信号が「Ｈ」となっている部分では下側
から上側へ向かってアドレスデータが流れ、カウンタ１
０から出力されたｍ＋１のアドレスデータがメモリチッ
プに加えられる。ただし、非活性状態となっているバッ
ファには、たとえそのＤＩＲ信号がｒＨ」となっていて
もアドレスデータを通過させることはない。このように
してメモリチップ２〜９のうち、非活性状態となってい
るバッファを境にして上側のものにｍ番地のアドレスデ
ータが、また下側のものにｍ＋１番地のアドレスデータ
が供給される。例えばシフト量ｎが３の時、ＧＡＴＥ３
のみがｒＨ」となり、バッファ１４が非活性状態となる
。またＤＩＲＯ−ＤＩＲ３が「Ｈ」となり、ＤＩＲ４〜
ＤＩＲ７は「Ｌ」となる。そのため、メモリチップ２〜
６にはｍ番地のアドレスデータが供給され、またメモリ
チップ７〜９にはｍ＋１番地のアドレスデータが供給さ
れる。

ＣＰＵ３３は、各メモリチップ２〜９にアドレスデータ
が以上のように供給された状態で書き込み指令を行う。

すると第５図（ロ）に示されるように、キャラクタジェ
ネレータ３７から読み出されたデータをビットシフトを
行った後の状態でｍ番地とｍ＋１番地へ同時に書き込む
ことができる。つまり、ローテーション回路から出力さ
れるデータのうち前記第１のグループをｍ番地へ、そし
て第２のグループをｍ＋１番地へ同時に書き込むことが
できる。

以上の実施例では８ビットデータバスによってデータを
８ビットずつ転送しているが、１６ビット等の他のバス
幅でも実現できることは言うまでもない。

以上の動作を繰り返して１頁分のビットイメージデータ
がビットマツプメモリ２３に作成できたら、その後は従
来例と同様に１スキヤンライン毎にパラレルシリアル変
換回路４２に格納され、シリアルデータとしてレーザプ
リンタに送出される。

発明の効果 本発明は、パラレル形式の画素データをシフト量に従っ
てローテートシフトさせるローテーション回路を設け、
ビットマツプメモリを、指定されたアドレスについて１
ビットずつデータのアクセスが可能なメモリの集合体で
構成し、シフト量に従って上記ビットマツプメモリ内の
各メモリに第１のアドレスか、または第１のアドレスの
次の第２のアドレスのどちらかを指定するアドレス切替
手段を設けたことにより、シフトさせた後でもはみ出ず
に残った第１のグループのデータを、ビットマツプメモ
リ内の第１のアドレスに格納するとともに、シフトさせ
ることによってはみ出た第２のグループのデータを第２
のアドレスに同時に格納することができ、表示装置等に
おいて１ドツト単位で表示位置をシフトさせる場合であ
ってもビットマツプメモリへの画素データの書き込みス
ピードを大幅に上げ、表示スピードを大幅に向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明における画素データ処理装置のレーザプ
リンタ用として用いた場合の要部ブロック図、第２図は
藺画素データ処理装置のブロック図、第３図は同画素デ
ータ処理装置におけるバッファ制御回路の回路図、第４
図はレーザプリンタによる印字システムを示すブロック
図、第５図は従来の画素データ処理装置のブロック図、
第６図（イ）、（ロ）、（ハ）はビットマツプメモリへ
画素データを展開する様子を示す図である。 １・・・・ローテーション回路 ２〜９・・・・メモリチップ １０・・・・カウンタ １１〜１８・・・・バッファ １９・・・・バッファ制御回路 ２０・・・・シフト量デコーダ ２１・・・・インバータ ２２・・・・ＡＮＤ回路 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 シリアルｔ−グ 第　３　図 第４図

Claims (1)

【特許請求の範囲】
1. テキストデータに従ってパラレル形式の画素データを供
   給する手段と、テキストデータに従って各文字及び記号
   の印字または表示位置をドット単位でシフトさせるため
   のシフト量を示すシフトデータを出力するシフトデータ
   発生手段と、パラレル形式の画素データが入力し、シフ
   トデータ発生手段より送られるシフトデータに従って入
   力する画素データをシフトさせるとともに、最大桁から
   はみ出るデータを最小桁へ次々と戻して上記画素データ
   の並び変えを行うローテーション回路と、それぞれ上記
   ローテーション回路の各桁に対応し、指定されたアドレ
   スについて１ビットのデータを書き込み及び読み出しす
   るように構成された複数のメモリ要素を備えたメモリと
   、上記シフトデータに従って、上記メモリ要素に第１の
   アドレスを指定するとともに上記メモリ要素の中におい
   て上記ローテーション回路の最大桁からはみ出て最小桁
   側へ戻されたデータが占める桁に対応するメモリ要素の
   みに第１のアドレスの次の第２のアドレスを指定する切
   替手段とを有し、上記ローテーション回路のパラレル形
   式の出力データ中の各桁の１ビットのデータを上記メモ
   リ中の対応するメモリ要素にそれぞれ入力し、第１また
   は第２のアドレスに同時に書き込むように構成したこと
   を特徴とする画素データ処理装置。