JPS63149755A - Input/output controller - Google Patents

Input/output controller

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JPS63149755A
JPS63149755A JP29796986A JP29796986A JPS63149755A JP S63149755 A JPS63149755 A JP S63149755A JP 29796986 A JP29796986 A JP 29796986A JP 29796986 A JP29796986 A JP 29796986A JP S63149755 A JPS63149755 A JP S63149755A
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JP
Japan
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input
data
transfer
output control
speed
Prior art date
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Application number
JP29796986A
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Japanese (ja)
Inventor
Tadashi Hirano
忠司 平野
Noboru Saka
板　昇
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PFU Ltd
Original Assignee
PFU Ltd
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Publication date
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Priority to JP29796986A priority Critical patent/JPS63149755A/en
Publication of JPS63149755A publication Critical patent/JPS63149755A/en
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Engineering & Computer Science (AREA)
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Abstract

PURPOSE:To reduce a processing time by transferring a data from a processor with the aid of selecting either a high speed transferring means or a low speed transferring means according to the quantity of the data to be transferred. CONSTITUTION:An input/output control part 11 performs a data transferring between an external input/output device. A DMA controller 3 performs successively and continuously the data transferring between a CPU 10 and the input/ output control part 11 by predetermining the number of the data to be transferred according to the control of an MPU 5 for control, and an MPU 4 for transfer performs the data transferring between the CPU 10 and the input/output control part 11 according to the MPU 5, for control, by for instance, one data unit. The MPU 5 selects either the DMA controller 3 or the MPU 4 for transfer 4 according to the quantity of the data to be transferred from the CPU 10, and makes the transferring between the CPU 10 and the input/output control part 11 start. Thus, the data transferring can be performed effectively according to the quantity of the data to be transferred.

Description

【発明の詳細な説明】 〔概　　要〕 本発明は、処理装置（以下ＣＰＵと略称する）と入出力
装置とのデータ転送を制御する入出力制御装置に於て、
転送処理の高速化を実現すべく、転送データ量に従い転
送手段を選択することにより、処理時間の低減を図るも
のである。[Detailed Description of the Invention] [Summary] The present invention provides an input/output control device that controls data transfer between a processing device (hereinafter abbreviated as CPU) and an input/output device.
In order to speed up the transfer processing, the processing time is reduced by selecting the transfer means according to the amount of data to be transferred.

〔産業上の利用分野〕[Industrial application field]

本発明はＣＰＵと入出力装置とのデータ転送を制御する
制御装置に係り、特に複数の入出力装置にデータ転送す
べく複数の入出力制御部を具備する装置に於て、装置内
部のデータ転送の手段を転送するデータ量に応じて変化
させる入出力制御装置に関するものである。The present invention relates to a control device that controls data transfer between a CPU and an input/output device, and particularly relates to a control device that controls data transfer between a CPU and an input/output device. This invention relates to an input/output control device that changes the means of transfer according to the amount of data to be transferred.

〔従来の技術〕[Conventional technology]

従来の入出力制御装置であって、複数の入出力装置に対
しデータを転送するマルチ動作を行うものにあっては、
それぞれの入出力装置に対応して属性例えば転送速度の
異る専用の入出力制御部を具備しデータの転送を行うも
のであった。また、入出力制御装置内部のデータ転送は
、転送するデータ数に係らず、例えば高速なデータ転送
を行う入出力制御部についてはハードウェアによる転送
、低速でデータ転送を行う入出力制御部についてはファ
ームウェアによる転送と分離して制御するものであった
。For conventional input/output control devices that perform multiple operations that transfer data to multiple input/output devices,
Each input/output device was equipped with a dedicated input/output control unit with different attributes, such as transfer speeds, to transfer data. Furthermore, data transfer within the input/output control device is performed by hardware, regardless of the number of data to be transferred; It was controlled separately from transfer by firmware.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術によれば、複数の入出力装置に対しデータ
転送を行うものにあっては、入出力制御装置内部でのデ
ータ転送手段が入出力制御部に合わせ固定されるもので
あるため、転送すべきデータ数によってはデータ当りの
転送速度の低下を招くものであった。これは特に、デー
タ転送を開始するに多くの制御時間を必要とするハード
ウェア転送で少量のデータを転送する場合にあっては、
制御時間を必要としないファームウェアによる転送に比
べ、処理時間が増加する場合も存在した。According to the above-mentioned conventional technology, in a device that transfers data to multiple input/output devices, the data transfer means inside the input/output control device is fixed according to the input/output control unit, so the data transfer is difficult. Depending on the number of data to be processed, the transfer speed per data may be reduced. This is especially true when transferring small amounts of data with hardware transfers that require a lot of control time to start the data transfer.
There were cases in which the processing time increased compared to transfer using firmware, which does not require control time.

本発明は上記問題点の解決を図り、転送データの量に従
い効果的なデータ転送を行う装置を提供するものである
。The present invention aims to solve the above-mentioned problems and provides a device that performs effective data transfer according to the amount of data to be transferred.

〔問題点を解決するための手段〕[Means for solving problems]

本発明による入出力制御装置の第１の構成を第１図に示
す。FIG. 1 shows a first configuration of an input/output control device according to the present invention.

第１図に於て、入出力制御部１１は外部の入出力装置と
のデータ転送を行うものである。ＤＭＡコントローラ３
は制御用ＭＰＵ５の制御に従い予め転送データ数を設定
することにより、ＣＰ　Ｕ　１０と入出力制御部１１と
のデータ転送を逐次連続で行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従いＣＰ　Ｕ　１０と入出力制
御部１１とのデータ転送を例えば１デ一タ単位に行うも
のである。In FIG. 1, an input/output control section 11 transfers data with an external input/output device. DMA controller 3
By setting the number of transfer data in advance under the control of the control MPU 5, data transfer between the CPU 10 and the input/output control unit 11 is performed successively and continuously.
U4 transfers data between the CPU 10 and the input/output control unit 11 in accordance with the control MPU 5, for example, in units of data.

制御用ＭＰＵ５はＣＰ　Ｕ　１０からの転送データの量
に従い、ＤＭＡコントローラ３と転送用ＭＰＵ４とのい
ずれかを選択し、ＣＰ　Ｕ　１０と入出力制御部１１と
のデータ転送を起動させるものである。The control MPU 5 selects either the DMA controller 3 or the transfer MPU 4 according to the amount of data transferred from the CPU 10, and starts data transfer between the CPU 10 and the input/output control section 11.

続いて、本発明による入出力制御装置の第２の構成を第
２図に示す。Next, FIG. 2 shows a second configuration of the input/output control device according to the present invention.

第２図に於て第１図と同一符号のものは同一の機能ブロ
ックであるとともに、複数の低速入出力制御部１−１〜
１−ｎはそれぞれ外部の入出力装置とのデータ転送を低
速で行うものであり、高速入出力制御部２は外部の入出
力装置とのデータ転送を高速で行うものである。In FIG. 2, the same reference numerals as in FIG.
1-n transfer data with external input/output devices at low speed, and high-speed input/output control section 2 transfers data with external input/output devices at high speed.

ＤＭＡコントローラ３は、ＣＰ　Ｕ　１０と高速入出力
制御部２とのデータ転送を行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従い複数の低速入出力制御部１
−１〜１−ｎ及び高速入出力制御部２のいずれかに、Ｃ
Ｐ　Ｕ　１０からの転送データに従いデータ転送を行う
ものである。The DMA controller 3 performs data transfer between the CPU 10 and the high-speed input/output control unit 2, and has a transfer MP
U4 includes multiple low-speed input/output control units 1 according to the control MPU5.
-1 to 1-n and high-speed input/output control unit 2.
Data transfer is performed according to the transfer data from P U 10.

制御用ＭＰＵ５はＣＰ　Ｕ　１０からの転送データに従
い、当該データが低速入出力制御部１−１〜１−ｎの何
れかを介し転送されるものであれば、転送用ＭＰＵ４を
起動し目的とする入出力制御部にデータを転送させると
ともに、当該データが高速入出力制御部２を介し転送さ
れるものであれば、転送データの量に従いＤＭＡコント
ローラ３と転送用ＭＰＵ４とのいずれかを選択し転送さ
せるものである。The control MPU 5 follows the transfer data from the CPU 10, and if the data is to be transferred via any of the low-speed input/output control units 1-1 to 1-n, the control MPU 5 activates the transfer MPU 4 and transfers the data to the target. The data is transferred to the input/output control unit, and if the data is transferred via the high-speed input/output control unit 2, either the DMA controller 3 or the transfer MPU 4 is selected according to the amount of data to be transferred. It is something that makes you

割込み制御回路６は、低速入出力制御部１−１〜１−ｎ
並びに高速入出力制御部２のいずれかが発生するデータ
転送状態に従う割込み処理要求、例えばデータ転送要求
、異常発生に係る処理要求を、それぞれの入出力制御部
１−１〜１−ｎ、　２へのデータ転送を行うＤＭＡコン
トローラ３と転送用ＭＰＵ４とのいずれかに出力するも
のである。The interrupt control circuit 6 includes low-speed input/output control units 1-1 to 1-n.
Also, any of the high-speed input/output control units 2 sends an interrupt processing request according to the data transfer state generated, such as a data transfer request or a processing request related to the occurrence of an abnormality, to the respective input/output control units 1-1 to 1-n and 2. The data is output to either the DMA controller 3 that performs data transfer or the transfer MPU 4.

〔作　　用〕[For production]

第２図図示入出力制御装置に於て、ＣＰ　Ｕ　１０から
の転送データを転送用ＭＰＵ４を用い複数の低速入出力
制御部１−１〜１−ｎにそれぞれデータ転送を行う場合
、制御用ＭＰＵ５の制御によりＣＰＵ１０の指定する入
出力制御部に対し例えばｌデータ単位での転送を行う。In the input/output control device shown in FIG. 2, when transferring data from the CPU 10 to each of the plurality of low-speed input/output control units 1-1 to 1-n using the transfer MPU 4, the control MPU 5 For example, data is transferred in units of 1 data to the input/output control section specified by the CPU 10 under the control of the CPU 10.

ここでデータを外部に転送したとき入出力制御部１−１
〜１−ｎより割込み信号が発生されるものとすると、こ
の信号を割込み制御部６を介し転送用ＭＰＵ４が受信す
ることで次データの転送が行われる。また、複数の低速
入出力制御部１−１〜１−ｎに対し逐次データ転送を行
うことにより、複数の入出力装置１−１〜１−ｎへのデ
ータ転送も可能となる。Here, when data is transferred to the outside, input/output control unit 1-1
Assuming that an interrupt signal is generated from .about.1-n, the transfer MPU 4 receives this signal via the interrupt control section 6 to transfer the next data. Further, by sequentially transferring data to the plurality of low-speed input/output control units 1-1 to 1-n, data transfer to the plurality of input/output devices 1-1 to 1-n is also possible.

続いて、高速入出力制御部２へのデータ転送を行う場合
、ＣＰ　Ｕ　１０からの転送データの量に従い、例えば
、ＤＭＡコントローラ３に制御命令を与える時間と転送
用ＭＰＵ４を用いｌデータ単位に転送した処理時間とを
比べ、短時間に処理される転送手段を選択するものであ
る。このとき、高速入出力制御部２が発する割込み信号
を割込み制御部６にて、転送用ＭＰＵ４を用いてデータ
転送を行うものにあっては転送用ＭＰＵ４に、ＤＭＡコ
ントローラ３を用いるものにあってはＤＭＡコントロー
ラ３に対し出力するよう制御することにより、異なるデ
ータ転送手段を用いての動作が可能となる。Next, when data is transferred to the high-speed input/output control unit 2, data is transferred in l data units using the time required to give a control command to the DMA controller 3 and the transfer MPU 4, depending on the amount of data transferred from the CPU 10. This method selects a transfer method that can be processed in a short time by comparing the processing time. At this time, the interrupt signal issued by the high-speed input/output control section 2 is transmitted to the interrupt control section 6 in the case where data transfer is performed using the transfer MPU 4, and in the case where the DMA controller 3 is used in the transfer MPU 4. By controlling the output to the DMA controller 3, it becomes possible to operate using different data transfer means.

〔実施例〕〔Example〕

第３図に本発明の一実施例を示す。 FIG. 3 shows an embodiment of the present invention.

第３図に於て、第２図と同一符号のものは同一の機能ブ
ロックを表すとともに、アダプタ制御レジスタ１２はＣ
Ｐ　Ｕ　１０より与えられた制御命令を記憶するもので
あり、データバッファ回路１５はＣＰ　Ｕ　１０との転
送データのバッファである。　ＲＯＭ１３は転送用ＭＰ
Ｕ４並びに制御用ＭＰＵ５のマイクロプログラムが予め
記憶されているものであり、ＲＡ　Ｍ　１４は転送用Ｍ
ＰＵ４によって各々の入出力制御部１−１．１−２．２
に転送するデータを一時記憶するものである。In FIG. 3, the same reference numerals as in FIG. 2 represent the same functional blocks, and the adapter control register 12 is
It stores control commands given by the CPU 10, and the data buffer circuit 15 is a buffer for data transferred to and from the CPU 10. ROM13 is MP for transfer
Microprograms for U4 and control MPU5 are stored in advance, and RAM 14 is for transfer MPU5.
Each input/output control unit 1-1.1-2.2 by PU4
It is used to temporarily store data to be transferred to.

次に割込み制御回路６の回路図を第４図に示す。Next, a circuit diagram of the interrupt control circuit 6 is shown in FIG.

第４図図示割込み制御回路６にて、低速入出力制御部１
−１．１−２からの割込み要求はそれぞれ転送用ＭＰＵ
４に対し出力されるとともに、高速入出力制御部２から
の割込み要求はレジスタ７の状態に応じＤＭＡコントロ
ーラ３を制御する制御用ＭＰＵ５と転送用ＭＰＵ４との
いずれかに出力されるものである。In the interrupt control circuit 6 shown in FIG. 4, the low-speed input/output control section 1
-1. Interrupt requests from 1-2 are sent to MPU for transfer respectively.
The interrupt request from the high-speed input/output control unit 2 is also output to either the control MPU 5 that controls the DMA controller 3 or the transfer MPU 4 according to the state of the register 7.

続いて第３図図示入出力制御装置を用いてデータ転送を
行う場合を示す。Next, a case will be shown in which data transfer is performed using the input/output control device shown in FIG.

まず、ＣＰＵ　１０からの転送要求を受けると、制御用
ＭＰＵ５にて転送するデータの数及び目的とする入出力
制御部１−１〜ｌ−２，２の特性に応じ、ＤＭＡコント
ローラ３を用いた高速転送と転送用ＭＰＵを用いた低速
転送とのいずれかを選択する。First, when a transfer request is received from the CPU 10, the control MPU 5 uses the DMA controller 3 to transfer data according to the number of data to be transferred and the characteristics of the intended input/output control units 1-1 to 1-2, 2. Select either high-speed transfer or low-speed transfer using a transfer MPU.

ここで、転送用ＭＰＵ４を用いてデータ転送を行う場合
にあっては、第５図転送用ＭＰＵによるデータ転送シー
ケンス図に示すよう処理を行う。Here, when data is transferred using the transfer MPU 4, processing is performed as shown in the data transfer sequence diagram by the transfer MPU in FIG. 5.

以下に第５図に従うシーケンスを説明する。The sequence according to FIG. 5 will be explained below.

■　前処理では、制御用ＭＰＵ５はＤＭＡコントローラ
３及びデータバッフ１回路１５を制御し、ＣＰＵｌ０の
転送データを例えば１６バイ）ＲＡＭ１４にＤＭＡ転送
し、転送用ＭＰＵ４に転送処理依頼を行いアイドル状態
となる。In the preprocessing, the control MPU 5 controls the DMA controller 3 and the data buffer 1 circuit 15, transfers the transfer data of the CPU 10 to the RAM 14 (for example, 16 bytes), requests the transfer MPU 4 to process the transfer, and enters an idle state. .

■　転送用ＭＰＵ４は転送処理依頼を受けるとＲＡＭ１
４上のデータを１バイト単位で目的とする入出力制御部
１−１〜１−２．２へのデータ転送を行う。■ When the transfer MPU 4 receives a transfer processing request, it loads the RAM 1.
4 is transferred to the target input/output control units 1-1 to 1-2.2 in 1-byte units.

ここで、データ転送を受けた入出力制御部が、次データ
の受信が可能であることを示す割込み信号を転送用ＭＰ
Ｕ４に返すことで逐次データ転送が行われる。Here, the input/output control unit that has received the data transfer sends an interrupt signal to the transfer MP indicating that the next data can be received.
Sequential data transfer is performed by returning to U4.

■　制御用ＭＰＵ４はアイドル状態になるとともにＲＡ
　Ｍ　１４上の転送データ数を監視し、データが少なく
なると再びＤＭＡ転送を行い転送データを確保する。■ The control MPU 4 enters the idle state and the RA
The number of transferred data on the M14 is monitored, and when the amount of data decreases, DMA transfer is performed again to secure the transferred data.

■　転送用ＭＰＵ４は全てのデータの転送を終えると、
制御用ＭＰＵ５に対し転送終了を示す割込み要求を出力
する。制御用ＭＰＵ５はこの割込み要求にて後処理を行
い再びアイドル状態となる。■ When the transfer MPU 4 finishes transferring all data,
An interrupt request indicating the end of transfer is output to the control MPU 5. The control MPU 5 performs post-processing in response to this interrupt request and returns to an idle state.

また、ＤＭＡコントローラ３を用いてデータ転送を行う
場合にあっては、第６図ＤＭＡコントローラによるデー
タ転送シーケンス図に示すよう処理を行う。When data is transferred using the DMA controller 3, processing is performed as shown in the data transfer sequence diagram of the DMA controller in FIG.

以下に第６図に従うシーケンスを説明する。The sequence according to FIG. 6 will be explained below.

■　制御用ＭＰＵ５はＤＭＡコントローラに制御命令を
送り、専用の高速データ線を用いてデータバッファ回路
１５と高速・入出力制御部２とのＤＭＡ転送を起動させ
る。(2) The control MPU 5 sends a control command to the DMA controller and starts DMA transfer between the data buffer circuit 15 and the high-speed input/output control section 2 using a dedicated high-speed data line.

■　ＤＭＡ転送中にあっては、転送用ＭＰＵ４は他の低
速入出力制御部１−１〜１−２へのデータ転送を継続し
、制御用ＭＰＵ５はアイドル状態となり、割込み処理要
求を受けるとこの割込みを処理の待行列に絡ぐ動作を行
う。■ During DMA transfer, the transfer MPU 4 continues to transfer data to other low-speed input/output control units 1-1 to 1-2, and the control MPU 5 is in an idle state, and upon receiving an interrupt processing request, this Performs an operation that involves interrupts in a processing queue.

この結果、一実施例に於ては、以上の動作を低速入出力
制御部１−１〜１−２並びに高速入出力制御部２に対し
それぞれ行うことにより、複数の入出力制御部へのデー
タ転送処理が可能となり、また使用する転送手段に従い
割込み信号の出力光を選択する割込み制御回路６を用い
ることにより、転送データ量に応じた転送手段の選択を
実現したものである。As a result, in one embodiment, by performing the above operations for each of the low-speed input/output control units 1-1 to 1-2 and the high-speed input/output control unit 2, data to a plurality of input/output control units can be transferred. Transfer processing is possible, and by using the interrupt control circuit 6 which selects the output light of the interrupt signal according to the transfer means used, it is possible to select the transfer means according to the amount of data to be transferred.

また、この一実施例にあっては、ＤＭＡコントローラ３
による高速転送はハードウェアによるデータ転送である
。それゆえデータ転送が起動されるとデータ転送が終了
するまでＤＭＡコントローラ３並びにデータバッファ回
路１５が占有されてしまい、他の低速入出力制御部１−
１−１−２への転送データＲＡ　Ｍ　１４上にて得られ
なくなる。このためＤＭＡコントローラ３の動作を止め
る手段、例えば一定時間毎に割込みを行い動作を止める
タイマを設け、他の低速入出力制御部１−１〜１−２の
処理を終えた後、再びＤＭＡコントローラ３によるデー
タ転送を行うことにより、他の低速入出力制御部との同
時動作が可能となる。また、他の低速入出力制御部１−
１〜１−２の動作を禁止することで、高速入出力制御部
２に対する最高速の転送をも実現することができる。Further, in this embodiment, the DMA controller 3
High-speed transfer is data transfer by hardware. Therefore, when data transfer is started, the DMA controller 3 and data buffer circuit 15 are occupied until the data transfer is completed, and other low-speed input/output control units 1-
Transfer data to 1-1-2 cannot be obtained on RAM 14. For this reason, a means for stopping the operation of the DMA controller 3, for example, a timer that interrupts the operation at fixed intervals, is provided, and after completing the processing of the other low-speed input/output control units 1-1 to 1-2, the DMA controller 3 is restarted. By performing data transfer according to No. 3, simultaneous operation with other low-speed input/output control sections is possible. In addition, other low-speed input/output control section 1-
By prohibiting operations 1 to 1-2, the highest speed transfer to the high-speed input/output control unit 2 can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に本発明によれば、人出力制御装
置内部でのデータ転送の高速化が可能となり、特に少数
のデータを転送する場合における転送速度の向上に効果
を有するものである。また、本発明に於て割込み要求を
制御する手段を設けることにより、複数の入出力装置に
対し効果的にデータ転送を行う入出力制御装置を実現す
るものである。As described in detail above, according to the present invention, it is possible to increase the speed of data transfer within the human output control device, and it is particularly effective in improving the transfer speed when a small amount of data is transferred. Further, in the present invention, by providing means for controlling interrupt requests, an input/output control device that effectively transfers data to a plurality of input/output devices is realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明による入出力制御装置の第１の構成を
示す図、 第２図は、本発明による入出力制御装置の第２の構成を
示す図、 第３図は、本発明の一実施例、 第４図は、割込み制御回路回路図、 第５図は、転送用ＭＰＵによるデータ転送シーケンス図
、 第６図は、ＤＭＡコントローラ３によるデータ転送シー
ケンス図である。 図面に於て、 １−１〜１−ｎ、　１−ｉは、低速入出力制御部、２　
　　　　　は、高速入出力制御部、３　　　　　　は、
ＤＭＡコントローラ４　　　　　　は、転送用ＭＰＵ。 ５　　　　　　は、制御用ＭＰＵ。 ６　　　　　　は、割込み制御回路、 ７　　　　　　は、レジスタ、 １０　　　　　　　は、ＣＰＵ。 １１　　　　　　　は、入出力制御部、１２　　　　　
　　は、アダプタ制御レジスタ、１３　　　　　　　は
、ＲＯＭ。 １４　　　　　　　は、ＲＡＭ、 １５　　　　　　　は、データバッフ１回路をそれぞれ
示す。 代理人　弁理士　　井　桁　　貞　− 割込と制御口ず各回路図 第４図FIG. 1 is a diagram showing a first configuration of an input/output control device according to the present invention, FIG. 2 is a diagram showing a second configuration of an input/output control device according to the present invention, and FIG. 3 is a diagram showing a second configuration of an input/output control device according to the present invention. 4 is a circuit diagram of an interrupt control circuit, FIG. 5 is a data transfer sequence diagram by the transfer MPU, and FIG. 6 is a data transfer sequence diagram by the DMA controller 3. In the drawings, 1-1 to 1-n, 1-i are low-speed input/output control units, 2
is a high-speed input/output control unit, 3 is,
The DMA controller 4 is a transfer MPU. 5 is a control MPU. 6 is an interrupt control circuit, 7 is a register, and 10 is a CPU. 11 is an input/output control unit, 12
is an adapter control register, and 13 is a ROM. 14 indicates a RAM, and 15 indicates a data buffer 1 circuit, respectively. Agent Patent Attorney Sada Igeta - Interrupt and control circuit diagrams Figure 4

Claims (3)

【特許請求の範囲】[Claims] （１）処理装置（１０）と該処理装置（１０）に接続さ
れる入出力装置との間のデータ転送を行う入出力制御装
置であって、 該入出力装置とのデータ転送を制御する入出力制御部（
１１）と、 該処理装置（１０）とのデータ転送を行い、予め指定す
ることにより複数データを逐次連続転送する高速転送手
段（３）と、 該処理装置（１０）とのデータ転送を上記高速転送手段
（３）に比べ低速で行う低速転送手段（４）とを具備し
、 上記処理装置（１０）からの転送データの量に従い上記
高速転送手段（３）と上記低速転送手段（４）とのいず
れかを選択しデータ転送せしむることを特徴とする入出
力制御装置。(1) An input/output control device that transfers data between a processing device (10) and an input/output device connected to the processing device (10), the input/output control device controlling data transfer with the input/output device. Output control section (
11), a high-speed transfer means (3) that performs data transfer with the processing device (10) and sequentially and continuously transfers a plurality of data by specifying in advance; A low-speed transfer means (4) that performs the transfer at a lower speed than the transfer means (3), and according to the amount of data transferred from the processing device (10), the high-speed transfer means (3) and the low-speed transfer means (4) An input/output control device that selects one of the following and transfers data. （２）処理装置（１０）と該処理装置（１０）に接続さ
れる入出力装置とのデータ転送を行う入出力制御装置で
あって、 該入出力装置とのデータ転送を制御する複数の低速入出
力制御部（ｉ−ｉ）と、 該入出力装置とのデータ転送を該複数の低速入出力制御
部（ｉ−ｉ）に比べ高速に制御する高速入出力制御部（
２）とを具備するとともに、該処理装置（１０）と上記
高速入出力制御部（２）とのデータ転送を行い、予め指
定された複数データを逐次連続転送する高速転送手段（
３）と、該処理装置（１０）からの転送データを、上記
複数の低速入出力制御部（ｉ−ｉ）並びに上記高速入出
力制御部（２）のいずれかに、上記高速転送手段（３）
に比べ低速でデータ転送を行う転送手段（４）と、上記
高速転送手段（３）及び上記転送手段（４）を制御し起
動せしめるとともに、該処理装置（１０）と上記高速入
出力制御部（２）との転送データ量に従い、上記高速転
送手段（３）と上記転送手段（４）とのいずれかを選択
し、データ転送せしめる制御手段（５）と、上記複数の
低速入出力制御部（ｉ−ｉ）並びに上記高速入出力制御
部（２）にて発生されるデータ転送の状態に応じた割込
み信号を制御し、上記転送手段（４）と上記制御手段（
５）とのいずれかに該割込み信号を通知せしむる割込み
制御手段（６）とで構成されることを特徴とする入出力
制御装置。(2) An input/output control device that transfers data between a processing device (10) and an input/output device connected to the processing device (10), the input/output control device including a plurality of low-speed devices that control data transfer with the input/output device. an input/output controller (ii); and a high-speed input/output controller (ii) that controls data transfer between the input/output device at a higher speed than the plurality of low-speed input/output controllers (ii).
2), and high-speed transfer means (10) that performs data transfer between the processing device (10) and the high-speed input/output control unit (2), and sequentially and continuously transfers a plurality of data specified in advance.
3), transfer data from the processing device (10) to any of the plurality of low-speed input/output control units (ii) and the high-speed input/output control unit (2), and the high-speed transfer means (3). )
A transfer means (4) that transfers data at a lower speed than the above, and controls and activates the high speed transfer means (3) and the above transfer means (4), and also controls and activates the processing device (10) and the high speed input/output control section ( control means (5) for selecting either the high-speed transfer means (3) or the above-mentioned transfer means (4) to transfer data according to the amount of data to be transferred to and from the plurality of low-speed input/output control units ( i) and the interrupt signal according to the state of data transfer generated by the high-speed input/output control unit (2), and controls the transfer means (4) and the control means (
5) and an interrupt control means (6) for notifying the interrupt signal to either one of the input/output control device and the input/output control device. （３）上記割込み制御手段（６）は、 上記処理装置（１０）と上記高速入出力制御部（２）と
のデータ転送手段を識別する情報を記憶する記憶手段（
７）を備えるものである特許請求の範囲第２項記載の入
出力制御装置。(3) The interrupt control means (6) includes a storage means (6) for storing information identifying a data transfer means between the processing device (10) and the high-speed input/output control section (2).
7). The input/output control device according to claim 2, comprising:
JP29796986A 1986-12-15 1986-12-15 Input/output controller Pending JPS63149755A (en)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6055433A (en) * 1983-09-05 1985-03-30 Matsushita Electric Ind Co Ltd Floppy disk controller

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6055433A (en) * 1983-09-05 1985-03-30 Matsushita Electric Ind Co Ltd Floppy disk controller

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