JPS63149755A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS63149755A JPS63149755A JP29796986A JP29796986A JPS63149755A JP S63149755 A JPS63149755 A JP S63149755A JP 29796986 A JP29796986 A JP 29796986A JP 29796986 A JP29796986 A JP 29796986A JP S63149755 A JPS63149755 A JP S63149755A
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- data
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- output control
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、処理装置（以下ＣＰＵと略称する）と入出力
装置とのデータ転送を制御する入出力制御装置に於て、
転送処理の高速化を実現すべく、転送データ量に従い転
送手段を選択することにより、処理時間の低減を図るも
のである。
装置とのデータ転送を制御する入出力制御装置に於て、
転送処理の高速化を実現すべく、転送データ量に従い転
送手段を選択することにより、処理時間の低減を図るも
のである。
本発明はＣＰＵと入出力装置とのデータ転送を制御する
制御装置に係り、特に複数の入出力装置にデータ転送す
べく複数の入出力制御部を具備する装置に於て、装置内
部のデータ転送の手段を転送するデータ量に応じて変化
させる入出力制御装置に関するものである。
制御装置に係り、特に複数の入出力装置にデータ転送す
べく複数の入出力制御部を具備する装置に於て、装置内
部のデータ転送の手段を転送するデータ量に応じて変化
させる入出力制御装置に関するものである。
従来の入出力制御装置であって、複数の入出力装置に対
しデータを転送するマルチ動作を行うものにあっては、
それぞれの入出力装置に対応して属性例えば転送速度の
異る専用の入出力制御部を具備しデータの転送を行うも
のであった。また、入出力制御装置内部のデータ転送は
、転送するデータ数に係らず、例えば高速なデータ転送
を行う入出力制御部についてはハードウェアによる転送
、低速でデータ転送を行う入出力制御部についてはファ
ームウェアによる転送と分離して制御するものであった
。
しデータを転送するマルチ動作を行うものにあっては、
それぞれの入出力装置に対応して属性例えば転送速度の
異る専用の入出力制御部を具備しデータの転送を行うも
のであった。また、入出力制御装置内部のデータ転送は
、転送するデータ数に係らず、例えば高速なデータ転送
を行う入出力制御部についてはハードウェアによる転送
、低速でデータ転送を行う入出力制御部についてはファ
ームウェアによる転送と分離して制御するものであった
。
上記従来技術によれば、複数の入出力装置に対しデータ
転送を行うものにあっては、入出力制御装置内部でのデ
ータ転送手段が入出力制御部に合わせ固定されるもので
あるため、転送すべきデータ数によってはデータ当りの
転送速度の低下を招くものであった。これは特に、デー
タ転送を開始するに多くの制御時間を必要とするハード
ウェア転送で少量のデータを転送する場合にあっては、
制御時間を必要としないファームウェアによる転送に比
べ、処理時間が増加する場合も存在した。
転送を行うものにあっては、入出力制御装置内部でのデ
ータ転送手段が入出力制御部に合わせ固定されるもので
あるため、転送すべきデータ数によってはデータ当りの
転送速度の低下を招くものであった。これは特に、デー
タ転送を開始するに多くの制御時間を必要とするハード
ウェア転送で少量のデータを転送する場合にあっては、
制御時間を必要としないファームウェアによる転送に比
べ、処理時間が増加する場合も存在した。
本発明は上記問題点の解決を図り、転送データの量に従
い効果的なデータ転送を行う装置を提供するものである
。
い効果的なデータ転送を行う装置を提供するものである
。
本発明による入出力制御装置の第１の構成を第１図に示
す。
す。
第１図に於て、入出力制御部１１は外部の入出力装置と
のデータ転送を行うものである。ＤＭＡコントローラ３
は制御用ＭＰＵ５の制御に従い予め転送データ数を設定
することにより、ＣＰ Ｕ １０と入出力制御部１１と
のデータ転送を逐次連続で行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従いＣＰ Ｕ １０と入出力制
御部１１とのデータ転送を例えば１デ一タ単位に行うも
のである。
のデータ転送を行うものである。ＤＭＡコントローラ３
は制御用ＭＰＵ５の制御に従い予め転送データ数を設定
することにより、ＣＰ Ｕ １０と入出力制御部１１と
のデータ転送を逐次連続で行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従いＣＰ Ｕ １０と入出力制
御部１１とのデータ転送を例えば１デ一タ単位に行うも
のである。
制御用ＭＰＵ５はＣＰ Ｕ １０からの転送データの量
に従い、ＤＭＡコントローラ３と転送用ＭＰＵ４とのい
ずれかを選択し、ＣＰ Ｕ １０と入出力制御部１１と
のデータ転送を起動させるものである。
に従い、ＤＭＡコントローラ３と転送用ＭＰＵ４とのい
ずれかを選択し、ＣＰ Ｕ １０と入出力制御部１１と
のデータ転送を起動させるものである。
続いて、本発明による入出力制御装置の第２の構成を第
２図に示す。
２図に示す。
第２図に於て第１図と同一符号のものは同一の機能ブロ
ックであるとともに、複数の低速入出力制御部１−１〜
１−ｎはそれぞれ外部の入出力装置とのデータ転送を低
速で行うものであり、高速入出力制御部２は外部の入出
力装置とのデータ転送を高速で行うものである。
ックであるとともに、複数の低速入出力制御部１−１〜
１−ｎはそれぞれ外部の入出力装置とのデータ転送を低
速で行うものであり、高速入出力制御部２は外部の入出
力装置とのデータ転送を高速で行うものである。
ＤＭＡコントローラ３は、ＣＰ Ｕ １０と高速入出力
制御部２とのデータ転送を行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従い複数の低速入出力制御部１
−１〜１−ｎ及び高速入出力制御部２のいずれかに、Ｃ
Ｐ Ｕ １０からの転送データに従いデータ転送を行う
ものである。
制御部２とのデータ転送を行うものであり、転送用ＭＰ
Ｕ４は制御用ＭＰＵ５に従い複数の低速入出力制御部１
−１〜１−ｎ及び高速入出力制御部２のいずれかに、Ｃ
Ｐ Ｕ １０からの転送データに従いデータ転送を行う
ものである。
制御用ＭＰＵ５はＣＰ Ｕ １０からの転送データに従
い、当該データが低速入出力制御部１−１〜１−ｎの何
れかを介し転送されるものであれば、転送用ＭＰＵ４を
起動し目的とする入出力制御部にデータを転送させると
ともに、当該データが高速入出力制御部２を介し転送さ
れるものであれば、転送データの量に従いＤＭＡコント
ローラ３と転送用ＭＰＵ４とのいずれかを選択し転送さ
せるものである。
い、当該データが低速入出力制御部１−１〜１−ｎの何
れかを介し転送されるものであれば、転送用ＭＰＵ４を
起動し目的とする入出力制御部にデータを転送させると
ともに、当該データが高速入出力制御部２を介し転送さ
れるものであれば、転送データの量に従いＤＭＡコント
ローラ３と転送用ＭＰＵ４とのいずれかを選択し転送さ
せるものである。
割込み制御回路６は、低速入出力制御部１−１〜１−ｎ
並びに高速入出力制御部２のいずれかが発生するデータ
転送状態に従う割込み処理要求、例えばデータ転送要求
、異常発生に係る処理要求を、それぞれの入出力制御部
１−１〜１−ｎ、 ２へのデータ転送を行うＤＭＡコン
トローラ３と転送用ＭＰＵ４とのいずれかに出力するも
のである。
並びに高速入出力制御部２のいずれかが発生するデータ
転送状態に従う割込み処理要求、例えばデータ転送要求
、異常発生に係る処理要求を、それぞれの入出力制御部
１−１〜１−ｎ、 ２へのデータ転送を行うＤＭＡコン
トローラ３と転送用ＭＰＵ４とのいずれかに出力するも
のである。
第２図図示入出力制御装置に於て、ＣＰ Ｕ １０から
の転送データを転送用ＭＰＵ４を用い複数の低速入出力
制御部１−１〜１−ｎにそれぞれデータ転送を行う場合
、制御用ＭＰＵ５の制御によりＣＰＵ１０の指定する入
出力制御部に対し例えばｌデータ単位での転送を行う。
の転送データを転送用ＭＰＵ４を用い複数の低速入出力
制御部１−１〜１−ｎにそれぞれデータ転送を行う場合
、制御用ＭＰＵ５の制御によりＣＰＵ１０の指定する入
出力制御部に対し例えばｌデータ単位での転送を行う。
ここでデータを外部に転送したとき入出力制御部１−１
〜１−ｎより割込み信号が発生されるものとすると、こ
の信号を割込み制御部６を介し転送用ＭＰＵ４が受信す
ることで次データの転送が行われる。また、複数の低速
入出力制御部１−１〜１−ｎに対し逐次データ転送を行
うことにより、複数の入出力装置１−１〜１−ｎへのデ
ータ転送も可能となる。
〜１−ｎより割込み信号が発生されるものとすると、こ
の信号を割込み制御部６を介し転送用ＭＰＵ４が受信す
ることで次データの転送が行われる。また、複数の低速
入出力制御部１−１〜１−ｎに対し逐次データ転送を行
うことにより、複数の入出力装置１−１〜１−ｎへのデ
ータ転送も可能となる。
続いて、高速入出力制御部２へのデータ転送を行う場合
、ＣＰ Ｕ １０からの転送データの量に従い、例えば
、ＤＭＡコントローラ３に制御命令を与える時間と転送
用ＭＰＵ４を用いｌデータ単位に転送した処理時間とを
比べ、短時間に処理される転送手段を選択するものであ
る。このとき、高速入出力制御部２が発する割込み信号
を割込み制御部６にて、転送用ＭＰＵ４を用いてデータ
転送を行うものにあっては転送用ＭＰＵ４に、ＤＭＡコ
ントローラ３を用いるものにあってはＤＭＡコントロー
ラ３に対し出力するよう制御することにより、異なるデ
ータ転送手段を用いての動作が可能となる。
、ＣＰ Ｕ １０からの転送データの量に従い、例えば
、ＤＭＡコントローラ３に制御命令を与える時間と転送
用ＭＰＵ４を用いｌデータ単位に転送した処理時間とを
比べ、短時間に処理される転送手段を選択するものであ
る。このとき、高速入出力制御部２が発する割込み信号
を割込み制御部６にて、転送用ＭＰＵ４を用いてデータ
転送を行うものにあっては転送用ＭＰＵ４に、ＤＭＡコ
ントローラ３を用いるものにあってはＤＭＡコントロー
ラ３に対し出力するよう制御することにより、異なるデ
ータ転送手段を用いての動作が可能となる。
第３図に本発明の一実施例を示す。
第３図に於て、第２図と同一符号のものは同一の機能ブ
ロックを表すとともに、アダプタ制御レジスタ１２はＣ
Ｐ Ｕ １０より与えられた制御命令を記憶するもので
あり、データバッファ回路１５はＣＰ Ｕ １０との転
送データのバッファである。 ＲＯＭ１３は転送用ＭＰ
Ｕ４並びに制御用ＭＰＵ５のマイクロプログラムが予め
記憶されているものであり、ＲＡ Ｍ １４は転送用Ｍ
ＰＵ４によって各々の入出力制御部１−１．１−２．２
に転送するデータを一時記憶するものである。
ロックを表すとともに、アダプタ制御レジスタ１２はＣ
Ｐ Ｕ １０より与えられた制御命令を記憶するもので
あり、データバッファ回路１５はＣＰ Ｕ １０との転
送データのバッファである。 ＲＯＭ１３は転送用ＭＰ
Ｕ４並びに制御用ＭＰＵ５のマイクロプログラムが予め
記憶されているものであり、ＲＡ Ｍ １４は転送用Ｍ
ＰＵ４によって各々の入出力制御部１−１．１−２．２
に転送するデータを一時記憶するものである。
次に割込み制御回路６の回路図を第４図に示す。
第４図図示割込み制御回路６にて、低速入出力制御部１
−１．１−２からの割込み要求はそれぞれ転送用ＭＰＵ
４に対し出力されるとともに、高速入出力制御部２から
の割込み要求はレジスタ７の状態に応じＤＭＡコントロ
ーラ３を制御する制御用ＭＰＵ５と転送用ＭＰＵ４との
いずれかに出力されるものである。
−１．１−２からの割込み要求はそれぞれ転送用ＭＰＵ
４に対し出力されるとともに、高速入出力制御部２から
の割込み要求はレジスタ７の状態に応じＤＭＡコントロ
ーラ３を制御する制御用ＭＰＵ５と転送用ＭＰＵ４との
いずれかに出力されるものである。
続いて第３図図示入出力制御装置を用いてデータ転送を
行う場合を示す。
行う場合を示す。
まず、ＣＰＵ １０からの転送要求を受けると、制御用
ＭＰＵ５にて転送するデータの数及び目的とする入出力
制御部１−１〜ｌ−２，２の特性に応じ、ＤＭＡコント
ローラ３を用いた高速転送と転送用ＭＰＵを用いた低速
転送とのいずれかを選択する。
ＭＰＵ５にて転送するデータの数及び目的とする入出力
制御部１−１〜ｌ−２，２の特性に応じ、ＤＭＡコント
ローラ３を用いた高速転送と転送用ＭＰＵを用いた低速
転送とのいずれかを選択する。
ここで、転送用ＭＰＵ４を用いてデータ転送を行う場合
にあっては、第５図転送用ＭＰＵによるデータ転送シー
ケンス図に示すよう処理を行う。
にあっては、第５図転送用ＭＰＵによるデータ転送シー
ケンス図に示すよう処理を行う。
以下に第５図に従うシーケンスを説明する。
■ 前処理では、制御用ＭＰＵ５はＤＭＡコントローラ
３及びデータバッフ１回路１５を制御し、ＣＰＵｌ０の
転送データを例えば１６バイ）ＲＡＭ１４にＤＭＡ転送
し、転送用ＭＰＵ４に転送処理依頼を行いアイドル状態
となる。
３及びデータバッフ１回路１５を制御し、ＣＰＵｌ０の
転送データを例えば１６バイ）ＲＡＭ１４にＤＭＡ転送
し、転送用ＭＰＵ４に転送処理依頼を行いアイドル状態
となる。
■ 転送用ＭＰＵ４は転送処理依頼を受けるとＲＡＭ１
４上のデータを１バイト単位で目的とする入出力制御部
１−１〜１−２．２へのデータ転送を行う。
４上のデータを１バイト単位で目的とする入出力制御部
１−１〜１−２．２へのデータ転送を行う。
ここで、データ転送を受けた入出力制御部が、次データ
の受信が可能であることを示す割込み信号を転送用ＭＰ
Ｕ４に返すことで逐次データ転送が行われる。
の受信が可能であることを示す割込み信号を転送用ＭＰ
Ｕ４に返すことで逐次データ転送が行われる。
■ 制御用ＭＰＵ４はアイドル状態になるとともにＲＡ
Ｍ １４上の転送データ数を監視し、データが少なく
なると再びＤＭＡ転送を行い転送データを確保する。
Ｍ １４上の転送データ数を監視し、データが少なく
なると再びＤＭＡ転送を行い転送データを確保する。
■ 転送用ＭＰＵ４は全てのデータの転送を終えると、
制御用ＭＰＵ５に対し転送終了を示す割込み要求を出力
する。制御用ＭＰＵ５はこの割込み要求にて後処理を行
い再びアイドル状態となる。
制御用ＭＰＵ５に対し転送終了を示す割込み要求を出力
する。制御用ＭＰＵ５はこの割込み要求にて後処理を行
い再びアイドル状態となる。
また、ＤＭＡコントローラ３を用いてデータ転送を行う
場合にあっては、第６図ＤＭＡコントローラによるデー
タ転送シーケンス図に示すよう処理を行う。
場合にあっては、第６図ＤＭＡコントローラによるデー
タ転送シーケンス図に示すよう処理を行う。
以下に第６図に従うシーケンスを説明する。
■ 制御用ＭＰＵ５はＤＭＡコントローラに制御命令を
送り、専用の高速データ線を用いてデータバッファ回路
１５と高速・入出力制御部２とのＤＭＡ転送を起動させ
る。
送り、専用の高速データ線を用いてデータバッファ回路
１５と高速・入出力制御部２とのＤＭＡ転送を起動させ
る。
■ ＤＭＡ転送中にあっては、転送用ＭＰＵ４は他の低
速入出力制御部１−１〜１−２へのデータ転送を継続し
、制御用ＭＰＵ５はアイドル状態となり、割込み処理要
求を受けるとこの割込みを処理の待行列に絡ぐ動作を行
う。
速入出力制御部１−１〜１−２へのデータ転送を継続し
、制御用ＭＰＵ５はアイドル状態となり、割込み処理要
求を受けるとこの割込みを処理の待行列に絡ぐ動作を行
う。
この結果、一実施例に於ては、以上の動作を低速入出力
制御部１−１〜１−２並びに高速入出力制御部２に対し
それぞれ行うことにより、複数の入出力制御部へのデー
タ転送処理が可能となり、また使用する転送手段に従い
割込み信号の出力光を選択する割込み制御回路６を用い
ることにより、転送データ量に応じた転送手段の選択を
実現したものである。
制御部１−１〜１−２並びに高速入出力制御部２に対し
それぞれ行うことにより、複数の入出力制御部へのデー
タ転送処理が可能となり、また使用する転送手段に従い
割込み信号の出力光を選択する割込み制御回路６を用い
ることにより、転送データ量に応じた転送手段の選択を
実現したものである。
また、この一実施例にあっては、ＤＭＡコントローラ３
による高速転送はハードウェアによるデータ転送である
。それゆえデータ転送が起動されるとデータ転送が終了
するまでＤＭＡコントローラ３並びにデータバッファ回
路１５が占有されてしまい、他の低速入出力制御部１−
１−１−２への転送データＲＡ Ｍ １４上にて得られ
なくなる。このためＤＭＡコントローラ３の動作を止め
る手段、例えば一定時間毎に割込みを行い動作を止める
タイマを設け、他の低速入出力制御部１−１〜１−２の
処理を終えた後、再びＤＭＡコントローラ３によるデー
タ転送を行うことにより、他の低速入出力制御部との同
時動作が可能となる。また、他の低速入出力制御部１−
１〜１−２の動作を禁止することで、高速入出力制御部
２に対する最高速の転送をも実現することができる。
による高速転送はハードウェアによるデータ転送である
。それゆえデータ転送が起動されるとデータ転送が終了
するまでＤＭＡコントローラ３並びにデータバッファ回
路１５が占有されてしまい、他の低速入出力制御部１−
１−１−２への転送データＲＡ Ｍ １４上にて得られ
なくなる。このためＤＭＡコントローラ３の動作を止め
る手段、例えば一定時間毎に割込みを行い動作を止める
タイマを設け、他の低速入出力制御部１−１〜１−２の
処理を終えた後、再びＤＭＡコントローラ３によるデー
タ転送を行うことにより、他の低速入出力制御部との同
時動作が可能となる。また、他の低速入出力制御部１−
１〜１−２の動作を禁止することで、高速入出力制御部
２に対する最高速の転送をも実現することができる。
以上詳細に説明した様に本発明によれば、人出力制御装
置内部でのデータ転送の高速化が可能となり、特に少数
のデータを転送する場合における転送速度の向上に効果
を有するものである。また、本発明に於て割込み要求を
制御する手段を設けることにより、複数の入出力装置に
対し効果的にデータ転送を行う入出力制御装置を実現す
るものである。
置内部でのデータ転送の高速化が可能となり、特に少数
のデータを転送する場合における転送速度の向上に効果
を有するものである。また、本発明に於て割込み要求を
制御する手段を設けることにより、複数の入出力装置に
対し効果的にデータ転送を行う入出力制御装置を実現す
るものである。
第１図は、本発明による入出力制御装置の第１の構成を
示す図、 第２図は、本発明による入出力制御装置の第２の構成を
示す図、 第３図は、本発明の一実施例、 第４図は、割込み制御回路回路図、 第５図は、転送用ＭＰＵによるデータ転送シーケンス図
、 第６図は、ＤＭＡコントローラ３によるデータ転送シー
ケンス図である。 図面に於て、 １−１〜１−ｎ、 １−ｉは、低速入出力制御部、２
は、高速入出力制御部、３ は、
ＤＭＡコントローラ４ は、転送用ＭＰＵ。 ５ は、制御用ＭＰＵ。 ６ は、割込み制御回路、 ７ は、レジスタ、 １０ は、ＣＰＵ。 １１ は、入出力制御部、１２
は、アダプタ制御レジスタ、１３ は
、ＲＯＭ。 １４ は、ＲＡＭ、 １５ は、データバッフ１回路をそれぞれ
示す。 代理人 弁理士 井 桁 貞 − 割込と制御口ず各回路図 第４図
示す図、 第２図は、本発明による入出力制御装置の第２の構成を
示す図、 第３図は、本発明の一実施例、 第４図は、割込み制御回路回路図、 第５図は、転送用ＭＰＵによるデータ転送シーケンス図
、 第６図は、ＤＭＡコントローラ３によるデータ転送シー
ケンス図である。 図面に於て、 １−１〜１−ｎ、 １−ｉは、低速入出力制御部、２
は、高速入出力制御部、３ は、
ＤＭＡコントローラ４ は、転送用ＭＰＵ。 ５ は、制御用ＭＰＵ。 ６ は、割込み制御回路、 ７ は、レジスタ、 １０ は、ＣＰＵ。 １１ は、入出力制御部、１２
は、アダプタ制御レジスタ、１３ は
、ＲＯＭ。 １４ は、ＲＡＭ、 １５ は、データバッフ１回路をそれぞれ
示す。 代理人 弁理士 井 桁 貞 − 割込と制御口ず各回路図 第４図
Claims (3)
- （１）処理装置（１０）と該処理装置（１０）に接続さ
れる入出力装置との間のデータ転送を行う入出力制御装
置であって、 該入出力装置とのデータ転送を制御する入出力制御部（
１１）と、 該処理装置（１０）とのデータ転送を行い、予め指定す
ることにより複数データを逐次連続転送する高速転送手
段（３）と、 該処理装置（１０）とのデータ転送を上記高速転送手段
（３）に比べ低速で行う低速転送手段（４）とを具備し
、 上記処理装置（１０）からの転送データの量に従い上記
高速転送手段（３）と上記低速転送手段（４）とのいず
れかを選択しデータ転送せしむることを特徴とする入出
力制御装置。 - （２）処理装置（１０）と該処理装置（１０）に接続さ
れる入出力装置とのデータ転送を行う入出力制御装置で
あって、 該入出力装置とのデータ転送を制御する複数の低速入出
力制御部（ｉ−ｉ）と、 該入出力装置とのデータ転送を該複数の低速入出力制御
部（ｉ−ｉ）に比べ高速に制御する高速入出力制御部（
２）とを具備するとともに、該処理装置（１０）と上記
高速入出力制御部（２）とのデータ転送を行い、予め指
定された複数データを逐次連続転送する高速転送手段（
３）と、該処理装置（１０）からの転送データを、上記
複数の低速入出力制御部（ｉ−ｉ）並びに上記高速入出
力制御部（２）のいずれかに、上記高速転送手段（３）
に比べ低速でデータ転送を行う転送手段（４）と、上記
高速転送手段（３）及び上記転送手段（４）を制御し起
動せしめるとともに、該処理装置（１０）と上記高速入
出力制御部（２）との転送データ量に従い、上記高速転
送手段（３）と上記転送手段（４）とのいずれかを選択
し、データ転送せしめる制御手段（５）と、上記複数の
低速入出力制御部（ｉ−ｉ）並びに上記高速入出力制御
部（２）にて発生されるデータ転送の状態に応じた割込
み信号を制御し、上記転送手段（４）と上記制御手段（
５）とのいずれかに該割込み信号を通知せしむる割込み
制御手段（６）とで構成されることを特徴とする入出力
制御装置。 - （３）上記割込み制御手段（６）は、 上記処理装置（１０）と上記高速入出力制御部（２）と
のデータ転送手段を識別する情報を記憶する記憶手段（
７）を備えるものである特許請求の範囲第２項記載の入
出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29796986A JPS63149755A (ja) | 1986-12-15 | 1986-12-15 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29796986A JPS63149755A (ja) | 1986-12-15 | 1986-12-15 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63149755A true JPS63149755A (ja) | 1988-06-22 |
Family
ID=17853435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29796986A Pending JPS63149755A (ja) | 1986-12-15 | 1986-12-15 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63149755A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055433A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | フロッピ−ディスクコントロ−ル装置 |
-
1986
- 1986-12-15 JP JP29796986A patent/JPS63149755A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055433A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | フロッピ−ディスクコントロ−ル装置 |
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