JPS63150958A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63150958A JPS63150958A JP61298490A JP29849086A JPS63150958A JP S63150958 A JPS63150958 A JP S63150958A JP 61298490 A JP61298490 A JP 61298490A JP 29849086 A JP29849086 A JP 29849086A JP S63150958 A JPS63150958 A JP S63150958A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- regions
- point
- drain regions
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に大容量化に通
したダイナミック形メモリの構造に関するものである。
したダイナミック形メモリの構造に関するものである。
（従来の技術〕
単一の２ンデンサと単一のトランジスタとにより構成さ
れるダイナミック形メモリは構成部品が少なく、かつ、
情報伝達に用いられる配線数が少ないため、特に大容量
の半導体メモリの構成に用いられている。しかし、従来
の構成では第２図に示すように、書き込み、読み出しを
行なうビー／ ト線４がコンタクトホール２を介し、半
導体基板６中に形成されたドレイン領域６ａに接続され
、ゲート領域３を介して２つのコンデンサ１と記憶情報
をやりとりしていたため、微細化を進めていく段階にお
いても、素子として無駄なスペースが存在し、高集積化
の妨げとなっていた。
れるダイナミック形メモリは構成部品が少なく、かつ、
情報伝達に用いられる配線数が少ないため、特に大容量
の半導体メモリの構成に用いられている。しかし、従来
の構成では第２図に示すように、書き込み、読み出しを
行なうビー／ ト線４がコンタクトホール２を介し、半
導体基板６中に形成されたドレイン領域６ａに接続され
、ゲート領域３を介して２つのコンデンサ１と記憶情報
をやりとりしていたため、微細化を進めていく段階にお
いても、素子として無駄なスペースが存在し、高集積化
の妨げとなっていた。
従来の半導体メモリは、−個のコンタクトホールを２つ
のキャパシタが専有していたために、微細化が進む中で
コンタクトホールの占める割合が多くか７広い面積を必
要とするために、微細化。
のキャパシタが専有していたために、微細化が進む中で
コンタクトホールの占める割合が多くか７広い面積を必
要とするために、微細化。
高集積化が困難となるなどの問題点があった。
この発明は上記のような問題点を除去するためになされ
たもので、高集積化に妨げとなるコンタクトホールの形
成において、その個数を２以下に減少させることのでき
る半導体記憶装置を得ることを目的とする。
たもので、高集積化に妨げとなるコンタクトホールの形
成において、その個数を２以下に減少させることのでき
る半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、電気的に独立した４
つ以上のソース・ドレイン領域が一点に対向し、４つ以
上の領域を１（（！ｉｌのコンタクトホールを介してピ
ント線と接続できるようにし、１（固のコンタクトホー
ルから４つ以上のキャパシタに書き込み、読み出しをす
ることができるようにしたものである。
つ以上のソース・ドレイン領域が一点に対向し、４つ以
上の領域を１（（！ｉｌのコンタクトホールを介してピ
ント線と接続できるようにし、１（固のコンタクトホー
ルから４つ以上のキャパシタに書き込み、読み出しをす
ることができるようにしたものである。
この発明においては一点に対向するソース・ドレイン領
域を１個のコンタクトホールで開孔させることにより、
集積度の高い半導体メモリを得ることができる。また、
コンタクト面積の微少化に伴うコンタクト抵抗の増加を
抑えることも可能である。
域を１個のコンタクトホールで開孔させることにより、
集積度の高い半導体メモリを得ることができる。また、
コンタクト面積の微少化に伴うコンタクト抵抗の増加を
抑えることも可能である。
第１図はこの発明の実施例を示す半導体記憶装置の平面
図である。図において、１は微細な分離領域５で区切ら
れたキャパシタ領域で、これは６個ずつ１つのユニット
となり、このユニットは一点でそれぞれ対向する形とな
っている。またこのキャパシタ１の対向する点に近い領
域はソース・ドレイン領域（拡散層）とするために、キ
ャパシタ構造をとらないように半導体基板６が露出する
ようにし、この領域にトランジスタのゲート領域３を形
成し、ソース・ドレイン領域を形成する。
図である。図において、１は微細な分離領域５で区切ら
れたキャパシタ領域で、これは６個ずつ１つのユニット
となり、このユニットは一点でそれぞれ対向する形とな
っている。またこのキャパシタ１の対向する点に近い領
域はソース・ドレイン領域（拡散層）とするために、キ
ャパシタ構造をとらないように半導体基板６が露出する
ようにし、この領域にトランジスタのゲート領域３を形
成し、ソース・ドレイン領域を形成する。
これにより、１点に対向した電気的に独立の６個のソー
ス・ドレインが形成され、この６個のソース・ドレイン
が露出するように１個のコンタクトホール２を形成する
。このコンタクトホール２によって露出したドレイン領
域を２個ずつ電気的に接続できるようにビットライン４
を３本形成し、１個のコンタクトホールで６個のキャパ
シタを書き込み、読み出しできる構造とする。
ス・ドレインが形成され、この６個のソース・ドレイン
が露出するように１個のコンタクトホール２を形成する
。このコンタクトホール２によって露出したドレイン領
域を２個ずつ電気的に接続できるようにビットライン４
を３本形成し、１個のコンタクトホールで６個のキャパ
シタを書き込み、読み出しできる構造とする。
このように本実施例によれば、分離された４つ以上の対
向するソース・ドレインを１個のコンタクトホールでビ
ット線と接続できるようにしたため、コンタクトホール
の数を半減することができ、かつ構成的にも微細化が可
能な構造となっており、高集積化が可能となる。また、
コンタクト面積の微少化に伴うコンタクト抵抗の増加を
抑えることも可能である。
向するソース・ドレインを１個のコンタクトホールでビ
ット線と接続できるようにしたため、コンタクトホール
の数を半減することができ、かつ構成的にも微細化が可
能な構造となっており、高集積化が可能となる。また、
コンタクト面積の微少化に伴うコンタクト抵抗の増加を
抑えることも可能である。
なお、上記実施例では、６個のキャパシタの場合を記し
たが、コンタクトホールの大きさを任意に変えることに
よって、４個以上可能な限りのキャパシタを１個のコン
タクトホールで読み出し。
たが、コンタクトホールの大きさを任意に変えることに
よって、４個以上可能な限りのキャパシタを１個のコン
タクトホールで読み出し。
書き込みすることが可能である。
また上記実施例では拡散層上にコンタクトホールを形成
した場合を示したが、これはコンタクト抵抗を小さく抑
えるために、拡散層からバリアメタルを１点の近傍に相
対向するように引き出し、該バリアメタル上にコンタク
トホールを形成してもよい。
した場合を示したが、これはコンタクト抵抗を小さく抑
えるために、拡散層からバリアメタルを１点の近傍に相
対向するように引き出し、該バリアメタル上にコンタク
トホールを形成してもよい。
以上のように、この発明にかかる半導体記憶装置よれば
、１個のコンタクトホールから４つ以上のキャパシタに
書き込み、読み出しをすることができるようにしたので
、コンタクトホールの個数を％以下に減少させることが
でき、これにより高度に集積化された半導体記憶装置を
得ることができる。
、１個のコンタクトホールから４つ以上のキャパシタに
書き込み、読み出しをすることができるようにしたので
、コンタクトホールの個数を％以下に減少させることが
でき、これにより高度に集積化された半導体記憶装置を
得ることができる。
第１図はこの発明の一実施例を示す半導体記憶装置の平
面図、第２図は従来の半導体記憶装置の平面図である。 １・・・キャパシタ領域、２・・・コンタクトホール、
３・・・トランジスタのゲート、４・・・ビットライン
、５・・・素子分離領域、６・・・Ｓｉ半導体基板。 なお図中同一符号は同−又は相当部分を示す。
面図、第２図は従来の半導体記憶装置の平面図である。 １・・・キャパシタ領域、２・・・コンタクトホール、
３・・・トランジスタのゲート、４・・・ビットライン
、５・・・素子分離領域、６・・・Ｓｉ半導体基板。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）単一のコンデンサと単一のトランジスタとにより
構成されるダイナミック形メモリにおいて、４ビット以
上の記憶素子が一つのユニットとなるように配置され、 この４ビット以上の各素子のソース・ドレインが１点の
近傍に相対向して設けられ、 この対向する領域に一つのコンタクトホールが形成され
ていることを特徴とする半導体記憶装置。 - （２）１つのコンタクトホールが拡散層又は電極上に形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298490A JPS63150958A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298490A JPS63150958A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63150958A true JPS63150958A (ja) | 1988-06-23 |
Family
ID=17860380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298490A Pending JPS63150958A (ja) | 1986-12-15 | 1986-12-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63150958A (ja) |
-
1986
- 1986-12-15 JP JP61298490A patent/JPS63150958A/ja active Pending
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