JPS63152084A - 双方向性半導体装置 - Google Patents
双方向性半導体装置Info
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- JPS63152084A JPS63152084A JP61298895A JP29889586A JPS63152084A JP S63152084 A JPS63152084 A JP S63152084A JP 61298895 A JP61298895 A JP 61298895A JP 29889586 A JP29889586 A JP 29889586A JP S63152084 A JPS63152084 A JP S63152084A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
一方向性内部回路たとえばファーストイン・ファースト
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設けると共に、該切替スイッチを
特別の外部ポートを設けずに元々存在する少なくとも２
つの外部ポートの信号の所定レベルのオーバラップの有
無に応じて制御して１チツプ内で双方向のデータ転送を
可能にし、これにより、実装占有面積の縮小、配線の単
純化を図ったものである。
アウト（ＦＩＦＯ）の内部入出力ポートと外部ポートと
の間に切替スイッチを設けると共に、該切替スイッチを
特別の外部ポートを設けずに元々存在する少なくとも２
つの外部ポートの信号の所定レベルのオーバラップの有
無に応じて制御して１チツプ内で双方向のデータ転送を
可能にし、これにより、実装占有面積の縮小、配線の単
純化を図ったものである。
本発明は、ＦＩＦＯ等の一方向性回路を双方向のデータ
転送に可能にした双方向性半導体装置に関する。
転送に可能にした双方向性半導体装置に関する。
−ａに、ＦＩＦＯ、ラストイン・ファーストアウト（Ｌ
ＩＦＯ）、シフトレジスタ等の２ポート・バッファ（チ
ップ）は入力ポートおよび出力ポートを有し、入力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第９
図に示すごとく、書込み制御信号Ｗは第１ビンに、入力
データＩＮ（Ｉ。
ＩＦＯ）、シフトレジスタ等の２ポート・バッファ（チ
ップ）は入力ポートおよび出力ポートを有し、入力ポー
トー出力ポートの一方向性のデータ転送を行い、従来、
これらの入力ポートおよび外部ポートに対応する各端子
は固定されている。たとえば、ＦＩＦＯであれば、第９
図に示すごとく、書込み制御信号Ｗは第１ビンに、入力
データＩＮ（Ｉ。
〜Ｉｓ）は第２〜第６ピン、および第２４〜第２７ピン
に、読出し制御信号−Ｒ−は第１５ビンに、出力データ
ＯＵＴ （０゜〜Ｏｓ）は第９〜第１３ビンおよび第１
６〜第１９ピンに固定されている。なお、Ｖ ＣＣ＋
７３Ｍは電源、その他のビンはフル（Ｆｕｌｌ）、空（
Ｅｍｐ ｔｙ）等を表わすものである。
に、読出し制御信号−Ｒ−は第１５ビンに、出力データ
ＯＵＴ （０゜〜Ｏｓ）は第９〜第１３ビンおよび第１
６〜第１９ピンに固定されている。なお、Ｖ ＣＣ＋
７３Ｍは電源、その他のビンはフル（Ｆｕｌｌ）、空（
Ｅｍｐ ｔｙ）等を表わすものである。
上述のごとく入力用、出力用ビンが固定されている一方
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第１０図に示すごとく、２つのＦＩＦＯを接続し、
Ａ−４Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他
方、Ｂ→Ａへのデータ転送にはＦＩＦＯ（２）を用いて
行っていた。
向性ＦＩＦＯを用いて双方向のデータ転送を行う場合に
は、第１０図に示すごとく、２つのＦＩＦＯを接続し、
Ａ−４Ｂへのデータ転送にはＦＩＦＯ（１）を用い、他
方、Ｂ→Ａへのデータ転送にはＦＩＦＯ（２）を用いて
行っていた。
しかしながら、第１（１図のごとく双方同性装置を構成
すると、使用チップ数の増加によるプリント板上におけ
る実装占有面積の倍増と共に、プリント板上の入出力＜
１１０）配線の複雑化を招くという問題点があった。
すると、使用チップ数の増加によるプリント板上におけ
る実装占有面積の倍増と共に、プリント板上の入出力＜
１１０）配線の複雑化を招くという問題点があった。
なお、Ｉ１０配線の複雑化はその占有面積増加によるプ
リント板実装密度の低下および配線の浮遊容量の増加に
よる電気的特性の悪化をも招く。
リント板実装密度の低下および配線の浮遊容量の増加に
よる電気的特性の悪化をも招く。
従って、本発明の目的は、プリント板上での実装占有面
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を従供することにある。
積の縮小およびＩ１０配線の単純化を図った双方向性半
導体装置を従供することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図において、一方向性内部回路は内部入力ポート
ＩＮ、この内部入力ポートを制御する内部入力制御ポー
トＷ、内部出方ポートＯＵＴ、およびこの内部出力ポー
トを制御する内部出力制御ポート−Ｒ−、リセットポー
トＲ３Ｔ等を有している。内部入出カポ−）ＩＮ、ＯＵ
Ｔに対してはＡ側の外部入出力ポートｌ１０（Ａ）およ
びＢ側の外部人出力ポートｌ１０（Ｂ）が設けられ、こ
れらの間の接続は第１の切替手段によって切替えられる
。他方、内部入出力制御ポートＷ、Ｒに対してはＡ側の
外部人出力制御ポートＷ７Ｔ（Ａ）およびＢ側の外部入
出力制御ポートＶ７Ｔ（Ｂ）が設けられ、これらの間の
接続は第２の切替手段によって切替えられる。第１、第
２の切替手段のモード設定はモード設定手段によって行
われるが、このモード設定手段は少なくとも２つの外部
制御ポートたとえばＲ３Ｔ、Ｗ／Ｒ（Ｂ）の信号の所定
レベル（たとえば“０”レベル）のオーバラップの有無
を用いてモード信号Ｍを発生する。
。第１図において、一方向性内部回路は内部入力ポート
ＩＮ、この内部入力ポートを制御する内部入力制御ポー
トＷ、内部出方ポートＯＵＴ、およびこの内部出力ポー
トを制御する内部出力制御ポート−Ｒ−、リセットポー
トＲ３Ｔ等を有している。内部入出カポ−）ＩＮ、ＯＵ
Ｔに対してはＡ側の外部入出力ポートｌ１０（Ａ）およ
びＢ側の外部人出力ポートｌ１０（Ｂ）が設けられ、こ
れらの間の接続は第１の切替手段によって切替えられる
。他方、内部入出力制御ポートＷ、Ｒに対してはＡ側の
外部人出力制御ポートＷ７Ｔ（Ａ）およびＢ側の外部入
出力制御ポートＶ７Ｔ（Ｂ）が設けられ、これらの間の
接続は第２の切替手段によって切替えられる。第１、第
２の切替手段のモード設定はモード設定手段によって行
われるが、このモード設定手段は少なくとも２つの外部
制御ポートたとえばＲ３Ｔ、Ｗ／Ｒ（Ｂ）の信号の所定
レベル（たとえば“０”レベル）のオーバラップの有無
を用いてモード信号Ｍを発生する。
上述の手段によれば、Ａ個人出カポ−１−１１０（Ａ）
−内部回路−Ｂ側大入出力ポート ／ Ｏ（Ｂ）のデー
タ転送と、Ｂ個人出カポ−ｔｌｌｏ（１３）−内部回路
＝ＡＡ側出カポ−）Ｉｌｏ（Ａ）データ転送、の双方向
の転送が第１、第２の切替手段によって切替えられ、し
かも、第１、第２の切替手段のモード設定はもともと必
要な外部入出力制御ポートたとえばＶ７Ｔ（Ａ）、ｒ７
Ｔ（Ｂ ）の信号に応じて行われ、特別なポートを必要
としない。
−内部回路−Ｂ側大入出力ポート ／ Ｏ（Ｂ）のデー
タ転送と、Ｂ個人出カポ−ｔｌｌｏ（１３）−内部回路
＝ＡＡ側出カポ−）Ｉｌｏ（Ａ）データ転送、の双方向
の転送が第１、第２の切替手段によって切替えられ、し
かも、第１、第２の切替手段のモード設定はもともと必
要な外部入出力制御ポートたとえばＶ７Ｔ（Ａ）、ｒ７
Ｔ（Ｂ ）の信号に応じて行われ、特別なポートを必要
としない。
第２図は本発明に係る双方向性半導体装置の一実施例を
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートたとえ
ば書込み制御ポートＷ ％ 続出し制御ポートＲ−１入
カポートＩＮ、出力ポートＯＵＴ、リセットボー）Ｒ５
Ｔｉ等が設けられている。
示す回路図である。第２図の一点鎖線枠は１チツプを示
す。このチップには唯一の一方向性内部回路たとえばＦ
ＩＦＯが設けられ、このＦＩＦＯには内部ポートたとえ
ば書込み制御ポートＷ ％ 続出し制御ポートＲ−１入
カポートＩＮ、出力ポートＯＵＴ、リセットボー）Ｒ５
Ｔｉ等が設けられている。
また、チップの周辺には外部との接続のために、Ａ側の
外部ポート、たとえば書込み／続出し制御ポー）ｒ７π
（Ａ）、入出力、）ニー トｌ１０（Ａ）およびＢ側の
外部ポート、たとえば書込み／続出し制御ポートＷ／Ｒ
（Ｂ） 、入出カポ−１−Ｉｌｏ（Ｂ）、リセットポー
トＲ３Ｔ等、が設けられている。そして、外部ポート”
Ｗ７１−（Ａ’）、ＮＥＴ（Ｂ） と内部ポートＷと
の間には第１のスイッチＳＷ、が設けられ、外部ポート
Ｗ７Ｔ（Ａ）、Ｗ２Ｎ（Ｂ）と内部ポートＲとの間には
第２のスイッチＳＷ２が設けられ、外部ポートＩ １０
（Ａ）、 Ｉ １０ （Ｂ） と内部ポートＩＮとの
間には第３のスイッチＳＷ３が設けられ、外部ポートＩ
１０ （Ａ）、 Ｉ １０ （Ｂ） と内部ポートＯ
ＵＴとの間には第４のスイッチＳ Ｗ ａが設けられて
いる。これらのスイッチＳＷ、〜ＳＷ４はモード設定回
路ＳＣのモード信号Ｍによって同時に動作する。
外部ポート、たとえば書込み／続出し制御ポー）ｒ７π
（Ａ）、入出力、）ニー トｌ１０（Ａ）およびＢ側の
外部ポート、たとえば書込み／続出し制御ポートＷ／Ｒ
（Ｂ） 、入出カポ−１−Ｉｌｏ（Ｂ）、リセットポー
トＲ３Ｔ等、が設けられている。そして、外部ポート”
Ｗ７１−（Ａ’）、ＮＥＴ（Ｂ） と内部ポートＷと
の間には第１のスイッチＳＷ、が設けられ、外部ポート
Ｗ７Ｔ（Ａ）、Ｗ２Ｎ（Ｂ）と内部ポートＲとの間には
第２のスイッチＳＷ２が設けられ、外部ポートＩ １０
（Ａ）、 Ｉ １０ （Ｂ） と内部ポートＩＮとの
間には第３のスイッチＳＷ３が設けられ、外部ポートＩ
１０ （Ａ）、 Ｉ １０ （Ｂ） と内部ポートＯ
ＵＴとの間には第４のスイッチＳ Ｗ ａが設けられて
いる。これらのスイッチＳＷ、〜ＳＷ４はモード設定回
路ＳＣのモード信号Ｍによって同時に動作する。
なお、第２図における内部ポートＩＮ、ＯＵＴ、外部ポ
ートＩ １０ （Ａ）、 Ｉ １０ （Ｂ）は、実際に
は、多ビットたとえば第９図のごとく９ビツト構成であ
るが、説明を簡単にするために１ビツト構成とする。
ートＩ １０ （Ａ）、 Ｉ １０ （Ｂ）は、実際に
は、多ビットたとえば第９図のごとく９ビツト構成であ
るが、説明を簡単にするために１ビツト構成とする。
第３図を参照して第２図のモード設定回路ＳＣを説明す
る。モード設定回路ＳＣは、外部リセット信号Ｒ５Ｔと
外部書込み／続出し制御信号Ｒ／Ｗ （Ｂ）のローレベ
ルのオーバラップを検出するオーバラップ検出器（ノア
回路）ＤＥＴｌ、外部リセット信号Ｒ３Ｔの立下りを検
出する立下り検出器ＤＥＴ２ （遅延回路ＤＬ、インバ
ータＩＩ、ノア回路Ｇ２）、およびメモリとしてのＲＳ
フリップフロップＦＦより構成される。このＲＳフリフ
プフロフプＦＦは第４図のごとく構成され、セット端子
Ｓには電源■６６、リセット端子Ｒには接地電位、クロ
ック端子ＣＫにはオーバラップ検出器ＤＥＴ１の出力、
クリア端子ＣＬには立下り検出器ＤＥＴ２の出力が、そ
れぞれ、印加されている。
る。モード設定回路ＳＣは、外部リセット信号Ｒ５Ｔと
外部書込み／続出し制御信号Ｒ／Ｗ （Ｂ）のローレベ
ルのオーバラップを検出するオーバラップ検出器（ノア
回路）ＤＥＴｌ、外部リセット信号Ｒ３Ｔの立下りを検
出する立下り検出器ＤＥＴ２ （遅延回路ＤＬ、インバ
ータＩＩ、ノア回路Ｇ２）、およびメモリとしてのＲＳ
フリップフロップＦＦより構成される。このＲＳフリフ
プフロフプＦＦは第４図のごとく構成され、セット端子
Ｓには電源■６６、リセット端子Ｒには接地電位、クロ
ック端子ＣＫにはオーバラップ検出器ＤＥＴ１の出力、
クリア端子ＣＬには立下り検出器ＤＥＴ２の出力が、そ
れぞれ、印加されている。
従って、第５Ａ図に示すごと＜ 、ＦＩＦＯをリセット
すると共に立下り検出器ＤＥＴ２の出力によりフリップ
フロップＦＦをリセットした後に（■Ｔ＝“０”）、リ
セット信号ＲＳＴが十分回復してから外部制御ポー１−
Ｗ７Ｎ（Ｂ）の信号を変化させても、オーバラップ検出
器ＤＥＴＩの出力は０″に保持される。この結果、フリ
ップフロップＦＦはリセット状態に保持され、従って、
モード信号Ｍば“１”に保持される。他方、第５Ｂ図に
示すごと（、ＦＩＦＯをリセットすると共に立下り検出
器ＤＥＴ２の出力によりフリップフロップＦＦをリセッ
トした後に（Ｒ３Ｔ＝“Ｏ”）、リセット信号Ｒ３Ｔが
回復する前に外部制御ポートｒ７Ｔ（Ｂ）の信号を変化
させると、オーバラップ検出器ＤＥＴＩはＲ３ＴとＷ２
Ｎ（Ｂ ）のローレベルのオーバラップを検出してその
出力を“０″から“１”に変化させる。この結果、フリ
ップフロップＦＦはセットされ、従って、モード信号Ｍ
は０”となる。このように、外部ポートを特別に付加す
ることなく既設の外部ポートへの入力によってチップ内
部で所望のモード信号Ｍを生成する。
すると共に立下り検出器ＤＥＴ２の出力によりフリップ
フロップＦＦをリセットした後に（■Ｔ＝“０”）、リ
セット信号ＲＳＴが十分回復してから外部制御ポー１−
Ｗ７Ｎ（Ｂ）の信号を変化させても、オーバラップ検出
器ＤＥＴＩの出力は０″に保持される。この結果、フリ
ップフロップＦＦはリセット状態に保持され、従って、
モード信号Ｍば“１”に保持される。他方、第５Ｂ図に
示すごと（、ＦＩＦＯをリセットすると共に立下り検出
器ＤＥＴ２の出力によりフリップフロップＦＦをリセッ
トした後に（Ｒ３Ｔ＝“Ｏ”）、リセット信号Ｒ３Ｔが
回復する前に外部制御ポートｒ７Ｔ（Ｂ）の信号を変化
させると、オーバラップ検出器ＤＥＴＩはＲ３ＴとＷ２
Ｎ（Ｂ ）のローレベルのオーバラップを検出してその
出力を“０″から“１”に変化させる。この結果、フリ
ップフロップＦＦはセットされ、従って、モード信号Ｍ
は０”となる。このように、外部ポートを特別に付加す
ることなく既設の外部ポートへの入力によってチップ内
部で所望のモード信号Ｍを生成する。
なお、第３図においては、リセット信号Ｒ３Ｔによりフ
リップフロップＦＦをリセット（クリア）しているが、
フリップフロップＦＦの回路定数を適当に設定すれば、
電源印加により自動的にリセット動作を行うこともでき
る。
リップフロップＦＦをリセット（クリア）しているが、
フリップフロップＦＦの回路定数を適当に設定すれば、
電源印加により自動的にリセット動作を行うこともでき
る。
第６Ａ図〜第６Ｄ図を参照して第２図の各スイッチＳＷ
、〜ＳＷ４を説明する。
、〜ＳＷ４を説明する。
第６Ａ図に示すごとく、スイッチｓｗ１はナンド回路Ｇ
、、、Ｇ、□、Ｇ１１、イバータＩ１１により構成され
、従って、モード信号Ｍが“１”のときには、Ｗ２Ｎ（
Ａ）がＦＩＦＯの書込み制御ポートＷに入力され、他方
、モード信号Ｍが“Ｏ”のときには、Ｆ７Ｔ（Ｂ）がＦ
ＩＦＯの書込み制御ポー）Ｗに人力される。
、、、Ｇ、□、Ｇ１１、イバータＩ１１により構成され
、従って、モード信号Ｍが“１”のときには、Ｗ２Ｎ（
Ａ）がＦＩＦＯの書込み制御ポートＷに入力され、他方
、モード信号Ｍが“Ｏ”のときには、Ｆ７Ｔ（Ｂ）がＦ
ＩＦＯの書込み制御ポー）Ｗに人力される。
同様に、第６Ｂ図に示すごとく、スイッチｓｗ２はナン
ド回路Ｇ２□Ｇ２□、Ｇ２８、インバータＩ２により構
成され、従って、モード信号Ｍが“１”のときには、Ｗ
７Ｎ（Ｂ）がＦＴＦＯの読出し制御ポート−Ｒ−に入力
され、他方、モード信号Ｍが“０”のときには、Ｆ７Ｔ
（Ａ）がＦＩＦＯの読出し制御ポート丁に入力される。
ド回路Ｇ２□Ｇ２□、Ｇ２８、インバータＩ２により構
成され、従って、モード信号Ｍが“１”のときには、Ｗ
７Ｎ（Ｂ）がＦＴＦＯの読出し制御ポート−Ｒ−に入力
され、他方、モード信号Ｍが“０”のときには、Ｆ７Ｔ
（Ａ）がＦＩＦＯの読出し制御ポート丁に入力される。
同様に、第６Ｃ図に示すごとく、スイッチｓｗ３はナン
ド回路ＧｘＩ＋ Ｇｓｚ ＋ Ｇ：ｌ：ｌ、インバータ
■３により構成され、従って、モード信号Ｍが“１″の
ときには、Ｉ ／ Ｏ（Ａ）がＦＩＦＯの入力データポ
ートＩＮに入力され、他方、モード信号Ｍが“０”のと
きには、Ｉ ／ Ｏ（Ｂ）がＦＩＦＯの入力データポー
）ＩＮに入力される。
ド回路ＧｘＩ＋ Ｇｓｚ ＋ Ｇ：ｌ：ｌ、インバータ
■３により構成され、従って、モード信号Ｍが“１″の
ときには、Ｉ ／ Ｏ（Ａ）がＦＩＦＯの入力データポ
ートＩＮに入力され、他方、モード信号Ｍが“０”のと
きには、Ｉ ／ Ｏ（Ｂ）がＦＩＦＯの入力データポー
）ＩＮに入力される。
また、第６Ｄ図に示すごとく、スイッチＳＷ４は、ナン
ド回路Ｇ４１ 、 Ｇ４□、Ｇ４．、Ｇ４いインバータ
■４〜１１１％およびＣＭＯＳバッファＢ Ｆ Ｉ、
Ｂ Ｆ ｚにより構成される。従って、モード信号Ｍが
“１”のときには、第６Ｄ図の下側回路が動作して出力
データポートＯＵＴのデータはポートＩ ／ Ｏ（Ｂ）
に送出され、他方、モード信号Ｍが“０”のときには、
第６Ｄ図σ上側回路が動作して出力データポートＯＵＴ
のデータはポートＩ ／ Ｏ（Ａ）に送出される。
ド回路Ｇ４１ 、 Ｇ４□、Ｇ４．、Ｇ４いインバータ
■４〜１１１％およびＣＭＯＳバッファＢ Ｆ Ｉ、
Ｂ Ｆ ｚにより構成される。従って、モード信号Ｍが
“１”のときには、第６Ｄ図の下側回路が動作して出力
データポートＯＵＴのデータはポートＩ ／ Ｏ（Ｂ）
に送出され、他方、モード信号Ｍが“０”のときには、
第６Ｄ図σ上側回路が動作して出力データポートＯＵＴ
のデータはポートＩ ／ Ｏ（Ａ）に送出される。
以上をまとめると、
第７図は第２図のＦＩＦＯの詳細な回路図である。
第７図においては、書込み側ワード線ＷＬｉ（Ｗ）およ
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌｊ（Ｗ）、Ｂｒ３（Ｗ）および読出し側ビット線ＢＬ
ｊ（Ｒ）、ＢＬ、（Ｒ）との間にスタティック型メモリ
セルＭＣＢが設けられている。書込み時（Ｗ＝“０”）
には、書込みデータＩＮがライトアンプＷＡを介してラ
イトポインタＷ Ｐ （１）によって選択されたワード
線たとえばＷＬ、（Ｗ）とライトポインタＷ Ｐ （２
）によって選択された書込み側ビット線たとえばＢＬｊ
（Ｗ）、Ｂτ、（−）との間のメモリセルＭＣ１ｊに書
込まれる。他方、読出し時（Ｒ＝“０”）には、リード
ポインタＲＰ （１）によって選択された読出し側ワー
ド線とリードポインタＲＰ （２）によって選択された
読出し側ビット線との間のメモリセルのデータが読出さ
れ、リードアンプＲＡを介して出力データＯＵＴとして
送出される。
び読出し側ワード線ＷＬｉ（Ｒ）と書込み側ビット線Ｂ
Ｌｊ（Ｗ）、Ｂｒ３（Ｗ）および読出し側ビット線ＢＬ
ｊ（Ｒ）、ＢＬ、（Ｒ）との間にスタティック型メモリ
セルＭＣＢが設けられている。書込み時（Ｗ＝“０”）
には、書込みデータＩＮがライトアンプＷＡを介してラ
イトポインタＷ Ｐ （１）によって選択されたワード
線たとえばＷＬ、（Ｗ）とライトポインタＷ Ｐ （２
）によって選択された書込み側ビット線たとえばＢＬｊ
（Ｗ）、Ｂτ、（−）との間のメモリセルＭＣ１ｊに書
込まれる。他方、読出し時（Ｒ＝“０”）には、リード
ポインタＲＰ （１）によって選択された読出し側ワー
ド線とリードポインタＲＰ （２）によって選択された
読出し側ビット線との間のメモリセルのデータが読出さ
れ、リードアンプＲＡを介して出力データＯＵＴとして
送出される。
ＦＩＦＯの書込み動作においては、第８図（Ａ）〜（Ｄ
）に示すように、ライトポインタｗｐ（１）。
）に示すように、ライトポインタｗｐ（１）。
Ｗ Ｐ （２）が書込み制御信号Ｗに応じてｌづつカウ
ントアツプされ、メモリセルを順次アクセスしてデータ
を書込む。なお、この場合、２つのライトポインタＷ
Ｐ （１）、Ｗ Ｐ （２）は１つのライトポインタＷ
Ｐとして作用し、リセット信号ＲＳＴによってリセット
される。つまり、ライトポインタＷＰ（１）、ＷＰ（２
）の一方が一回巡回する毎に他方が＋１カウントアツプ
される。
ントアツプされ、メモリセルを順次アクセスしてデータ
を書込む。なお、この場合、２つのライトポインタＷ
Ｐ （１）、Ｗ Ｐ （２）は１つのライトポインタＷ
Ｐとして作用し、リセット信号ＲＳＴによってリセット
される。つまり、ライトポインタＷＰ（１）、ＷＰ（２
）の一方が一回巡回する毎に他方が＋１カウントアツプ
される。
他方、ＦＩＦＯの読出し動作においては、第８図（Ａ）
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、 ＲＰ （２）が読出し制御信号−Ｒ−に応じ
て１づつカウントアツプされ、メモリセルを順次アクセ
スしてデータを読出す。なお、この場合にも、２つのリ
ードポインタＲＰ （１） 、 ＲＰ （２） は１つ
のリードポインタＲＰとして作用し、リセット信号Ｒ３
Ｔによってリセットされる。つまり、リードポインタＲ
Ｐ （１）、 ＲＰ （２）の一方が一回巡回する毎に
他方が＋１カウントアツプされる。
、（Ｅ）〜（Ｇ）に示すように、リードポインタＲＰ
（１）、 ＲＰ （２）が読出し制御信号−Ｒ−に応じ
て１づつカウントアツプされ、メモリセルを順次アクセ
スしてデータを読出す。なお、この場合にも、２つのリ
ードポインタＲＰ （１） 、 ＲＰ （２） は１つ
のリードポインタＲＰとして作用し、リセット信号Ｒ３
Ｔによってリセットされる。つまり、リードポインタＲ
Ｐ （１）、 ＲＰ （２）の一方が一回巡回する毎に
他方が＋１カウントアツプされる。
なお、上述の実施例においては、一方向性回路としてＦ
ＩＦＯを例としたが、他の回路、たとえばＬＩＦＯ、シ
フトレジスタ等の場合にも本発明を適用し得る。
ＩＦＯを例としたが、他の回路、たとえばＬＩＦＯ、シ
フトレジスタ等の場合にも本発明を適用し得る。
また、２つの外部入力信号Ｒ３Ｔ、Ｖ７Ｔ（Ｂ）の信号
のオーバラップによりモード信号Ｍを設定しているが、
他の外部入力信号を用いてもよい。
のオーバラップによりモード信号Ｍを設定しているが、
他の外部入力信号を用いてもよい。
以上説明したように本発明によれば、双方向性半導体装
置を唯一の一方向性回路により構成し、また、双方向の
データ転送をチップ内部発生の信号により制御している
ので、プリント板上での実装占有面積を縮小でき、しか
も配線も単純化できる。
置を唯一の一方向性回路により構成し、また、双方向の
データ転送をチップ内部発生の信号により制御している
ので、プリント板上での実装占有面積を縮小でき、しか
も配線も単純化できる。
第１図は本発明の基本構成を示す図、
第２図は本発明に係る双方向性半導体装置の一実施例を
示す回路図、 第３図は第２図のモード設定回路の回路図、第４図は第
３図のフリップフロップの回路図、第５Ａ図、第５Ｂ図
は第３図の回路動作を説明するタイミング図、 第６Ａ図〜第６Ｄ図は第２図のスイッチの詳細な論理回
路図、 第７図は第２図のＦＩＦＯの詳細な回路図、第８図は第
７図の回路動作を説明するためのタイミング図、 第９図は従来の一方向性装置を示す概観図、第１０図は
従来の双方向性装置を示すブロック回路図である。 ＰＩＦＯ：ファーストイン・ファーストアウト（一方向
性回路）、 ＳＣ：モード設定回路、 ＩＮ、ＯＵＴ、Ｗ、Ｒ，Ｒ５Ｔｉ：内部ポート、Ｗ７丁
（Ａ）、Ｗ／Ｒ（Ｂ）、ｌ１０（Ａ）、ｌ１０（Ｂ）。 Ｒ８下：外部ポート、 ＳＷ１〜ＳＷ４ ：スイッチ。 本発明の実施例 第２図 第２図のモード設定回路 第３図 第３図のＲＳフリノプフロソゾ 第４図 酊Ｔ Ｗ／Ｒ（Ｂ） 第３図の回路動作 第５Ａ図 Ｃに（ＤＥＴｌ） 第３図の回路動作 第５８図 一 第６Ｂ図 第６Ｃ図 炉６Ｄ図 従来の一方向性装置 品９図 従来の双方向性装置 第１０乏Ｉ 手続補正書（自発） 昭和６２年７λ月 と日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６１年特許願第２９８８９５号 ２、発明の名称 双方向性半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号静光
虎ノ門ビル 電話５０４−０７２１５、補正の対象 １） 明細書の「特許請求の範囲」の欄２） 明細書の
「発明の詳細な説明」の欄６、補正の内容 １）別紙の通り ２）Ａ）明細書第３頁第６行目「外部」を「出力」と補
正する。 Ｂ）明細書第６頁第２行目ｒ ｌ１０（Ａ） Ｊ （７
）後に「のＪを挿入する。 Ｃ）明細書第８頁第１行目から第２行目ｒＲ／Ｗ（Ｂ）
Ｊを’Ｖ７Ｔ（Ｂ）Ｊと補正する。 ７、 添付書類の目録 特許請求の範囲 １通２、特許請求
の範囲 １、 内部入力ポート（ＩＮ）、内部出力ポート（ＯＵ
Ｔ） 、および複数の内部制御ボー）（Ｗ。 百１冊）を有する一方向性内部回路と、第１１第２の外
部入出力ポート（Ｉｌｏ（Ａ）。 Ｉ ／ Ｏ（Ｂ）と、 前記各内部制御ポート（Ｗ 、 Ｒ、ＲＳＴｉ）に接続
され得る複数の外部制御ポート（Ｗ／Ｒ（Ａ）。 Ｗ２Ｎ（ａ）、Ｒ５Ｔ）と、 前記内部入力ポートを前記第１、第２の外部入出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 里盈豊■もしくは初期設定後の少なくとも２つの外部制
御ポートの信号の所定レベルのオーバラップの有無によ
り前記第１、第２の切替手段のモードを設定するモード
設定手段と、 を具備する双方向性半導体装置。
示す回路図、 第３図は第２図のモード設定回路の回路図、第４図は第
３図のフリップフロップの回路図、第５Ａ図、第５Ｂ図
は第３図の回路動作を説明するタイミング図、 第６Ａ図〜第６Ｄ図は第２図のスイッチの詳細な論理回
路図、 第７図は第２図のＦＩＦＯの詳細な回路図、第８図は第
７図の回路動作を説明するためのタイミング図、 第９図は従来の一方向性装置を示す概観図、第１０図は
従来の双方向性装置を示すブロック回路図である。 ＰＩＦＯ：ファーストイン・ファーストアウト（一方向
性回路）、 ＳＣ：モード設定回路、 ＩＮ、ＯＵＴ、Ｗ、Ｒ，Ｒ５Ｔｉ：内部ポート、Ｗ７丁
（Ａ）、Ｗ／Ｒ（Ｂ）、ｌ１０（Ａ）、ｌ１０（Ｂ）。 Ｒ８下：外部ポート、 ＳＷ１〜ＳＷ４ ：スイッチ。 本発明の実施例 第２図 第２図のモード設定回路 第３図 第３図のＲＳフリノプフロソゾ 第４図 酊Ｔ Ｗ／Ｒ（Ｂ） 第３図の回路動作 第５Ａ図 Ｃに（ＤＥＴｌ） 第３図の回路動作 第５８図 一 第６Ｂ図 第６Ｃ図 炉６Ｄ図 従来の一方向性装置 品９図 従来の双方向性装置 第１０乏Ｉ 手続補正書（自発） 昭和６２年７λ月 と日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６１年特許願第２９８８９５号 ２、発明の名称 双方向性半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号静光
虎ノ門ビル 電話５０４−０７２１５、補正の対象 １） 明細書の「特許請求の範囲」の欄２） 明細書の
「発明の詳細な説明」の欄６、補正の内容 １）別紙の通り ２）Ａ）明細書第３頁第６行目「外部」を「出力」と補
正する。 Ｂ）明細書第６頁第２行目ｒ ｌ１０（Ａ） Ｊ （７
）後に「のＪを挿入する。 Ｃ）明細書第８頁第１行目から第２行目ｒＲ／Ｗ（Ｂ）
Ｊを’Ｖ７Ｔ（Ｂ）Ｊと補正する。 ７、 添付書類の目録 特許請求の範囲 １通２、特許請求
の範囲 １、 内部入力ポート（ＩＮ）、内部出力ポート（ＯＵ
Ｔ） 、および複数の内部制御ボー）（Ｗ。 百１冊）を有する一方向性内部回路と、第１１第２の外
部入出力ポート（Ｉｌｏ（Ａ）。 Ｉ ／ Ｏ（Ｂ）と、 前記各内部制御ポート（Ｗ 、 Ｒ、ＲＳＴｉ）に接続
され得る複数の外部制御ポート（Ｗ／Ｒ（Ａ）。 Ｗ２Ｎ（ａ）、Ｒ５Ｔ）と、 前記内部入力ポートを前記第１、第２の外部入出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 里盈豊■もしくは初期設定後の少なくとも２つの外部制
御ポートの信号の所定レベルのオーバラップの有無によ
り前記第１、第２の切替手段のモードを設定するモード
設定手段と、 を具備する双方向性半導体装置。
Claims (1)
- 【特許請求の範囲】 １、内部入力ポート（ＩＮ）、内部出力ポート（ＯＵＴ
）、および複数の内部制御ポート（＠Ｗ＠、＠Ｒ＠、＠
ＲＳＴｉ＠）を有する一方向性内部回路と、第１、第２
の外部入出力ポート（Ｉ／Ｏ（Ａ）、Ｉ／Ｏ（Ｂ）と、 前記各内部制御ポート（＠Ｗ＠、＠Ｒ＠、＠ＲＳＴｉ＠
）に接続され得る複数の外部制御ポート（＠Ｗ／Ｒ＠（
Ａ）、＠Ｗ／Ｒ＠（Ｂ）、＠ＲＳＴ＠）と、 前記内部入力ポートを前記第１、第２の外部入出力ポー
トの一方に接続し、前記内部出力ポートを他方に接続す
る第１の切替手段と、 前記各内部制御ポートを前記各外部制御ポートに接続す
る第２の切替手段と、 電源、印加もしくは初期設定後の少なくとも２つの外部
制御ポートの信号の所定レベルのオーバラップの有無に
より前記第１、第２の切替手段のモードを設定するモー
ド設定手段と、 を具備する双方向性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298895A JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
| US07/130,630 US4825098A (en) | 1986-12-17 | 1987-12-08 | Bidirectional semiconductor device having only one one-directional device |
| DE3750124T DE3750124D1 (de) | 1986-12-17 | 1987-12-10 | Zweirichtungs-Halbleitergerät mit nur einem einzigen Einrichtungsgerät. |
| EP87310861A EP0272847B1 (en) | 1986-12-17 | 1987-12-10 | Bidirectional semiconductor device having only one one-directional device |
| KR8714385A KR910000153B1 (en) | 1986-12-17 | 1987-12-17 | Bidirectional semiconductor device having only one one-directional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298895A JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152084A true JPS63152084A (ja) | 1988-06-24 |
| JPH0522315B2 JPH0522315B2 (ja) | 1993-03-29 |
Family
ID=17865545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298895A Granted JPS63152084A (ja) | 1986-12-17 | 1986-12-17 | 双方向性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152084A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
-
1986
- 1986-12-17 JP JP61298895A patent/JPS63152084A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| JPS581221A (ja) * | 1981-06-26 | 1983-01-06 | Sony Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522315B2 (ja) | 1993-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |