JPS63152145A

JPS63152145A - 半導体集積回路装置

Info

Publication number: JPS63152145A
Application number: JP61298770A
Authority: JP
Inventors: Hiroaki Nishi; 西　宏晃
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-17
Filing date: 1986-12-17
Publication date: 1988-06-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体集積回路装置に係り、特に診断試験の容
易化を図れる様にしたゲートアレイ、スタンダードセル
方式の半導体集積回路装置に関する。

（従来の技術）大規模な論理ＬＳＩの試験容易化技術として、スキャン
デザイン方式を用いてテストパターンの作成を容易にす
る方法が提案されている（例えば特公昭５７−３１０７
号に示される）。

この方法は、論理ＬＳＩに存在する記憶論理素子に、外
部からスキャン用入力端子を用いて論理信号を与え、内
部状態を所望の値に設定できると共に、順序回路として
動作させた後で、該記憶論理素子の内部状態をスキャン
用出力端子を用いて、外部から直接的に観測できる様に
したものである。

従って、論理ＬＳＩの内部回路を記憶論理素子と組合わ
せ回路に分割し、該記憶論理素子をシフトレジスタとし
て動作できるように直列に接続し。

前記組合わせ回路の動作を試験するテストパターンを作
成すれば、該シフトレジスタを介して組合わせ回路にテ
ストパターンを印加できる。また。

その結果を該シフトレジスタより外部へ取り出せる。

第３図は上記従来方法はゲートアレイに適用したブロッ
ク図で、論理素子はセルライブラリとしてコンピュータ
システムに登録してあり、ＣＡＤ（Ｃｏｍｐｕｔｅｒ　
Ａｉｄｅｄ　Ｄｅｓｉｇｎ）を用いてセルを自動配置し
、またセル間を自動配線した結果図である。

２８〜２ｆはセルアレイ、３ａ〜３ｅはセル間配線チャ
ネルである。セルアレイ（２ａ〜２ｆ）上に配置されて
いる記憶論理素子（４８〜４ｍ）は、マスタースレーブ
型フリップフロップ（以下マスタースレーブ型ＦＦ）で
、該マスターフレープ型ＦＦ間はシフトデータ用配線（
ｓｂ〜５鴎）で結線されている。配線５ａはスキャンデ
ータ入力端子６に、配線５ｎはスキャンデータ出力端子
７に接続されている。８は第１のシフトクロック信号配
線で、９は第２のシフトクロック信号配線である。

第４図は、第３図で用いられているマスタースレーブ型
ＦＦ（４ａ〜４＋ｓ）の回路図を示している。このマス
タースレーブ型ＦＦは、通常時に通常入力信号りを通常
クロック信号Ｃによって取り込み、通常出力信号Ｑで出
力する。スキャン時には通常クロック信号Ｃを′φ′と
することにより、シフト入力信号ＳＩを第１のシフトク
ロック信号ＣＡによって取り込み、第２のシフトクロッ
ク信号ＣＢでシフトデータをシフト出力信号Ｓ○として
出力するもので、シフトレジスタの１ビツトとして動作
する。

この公知例の様に、シフトレジスタを構成するマスター
スレーブ型ＦＦは異なるセルアレイにランダムに配置さ
れているため、該マスタースレーブ型ＦＦ間のシフトデ
ータ用配線が長くなり、一つのマスタースレーブ型ＦＦ
にシフトデータをスキャンインし、そこからスキャンア
ウトした論理信号を、順々に残りの全てのマスタースレ
ーブ型ＦＦにシフトする必要があるため、実際にテスタ
ーでテストする場合、スキャンイン／アウトの所要時間
が大きくなるという欠点がある６また、第１のシフトク
ロック信号配線及び第２のシフトクロック信号配線をＣ
ＡＤを使用して自動配線させると、チップ内に縦横に走
りまわってセルの端子に接続されるため、配線チャネル
の配線可能なトラックのみを用いて完全に自動配線する
のは困難であった（最悪の場合はチップサイズを大きく
する必要があった）。

また、他の公知例としてゲートアレイのブロック図を第
５図に示す。ゲートアレイ１に於いて、スキャンデータ
入力端子６及びスキャンデータ出力端子７を、予め定め
られた位置に設けると共に、一つのシフトレジスタ状に
接続されたレジスタラッチ（４ａ〜４ｚ）を予め定めら
れた同一セルアレイ２ａ。

２ｃ、　２ｅ中に配置している。

この方式では、レジスタラッチ間のシフト用配線の問題
は、第１の公知例に比較して改善されているが、５ｂ、
　５ｃの長いシフト用配線は尚も存在する。また、第１
、第２のシフトクロック用配線（８，９）はセル間配線
チャネル３８〜３ｄにセルアレイに端から端まで配設さ
れている。

この方式では、まず、シフトレジスタラッチの配置され
る領域が予め定められているため、他の組合わせ論理素
子を配置する領域が制限され、該組合わせ論理素子間の
配線用難度が増大する。その上、シフトクロック用配線
の影響によって、組合わせ論理素子間の配線長が不要に
長くなるという欠点があった。

（発明が解決しようとする問題点）以上述べてきた様に、上記スキャンデザイン法をゲート
アレイ、スタンダードセル方式等セミカスタム論理ＬＳ
Ｉで実現するとき、シフト用配線、シフトクロック信号
用配線が、シフトレジスタを除いた組合わせ回路の配線
の効率を低下させると共に、チップ面積を増加させると
いう問題があった。本発明はシフト用配線、シフトクロ
ック信号配線を記憶論理セル内に予めマスクパターンと
して設計しておき、通常動作用配線を配設するのを妨げ
ず、チップ面積の大幅な増加なしに半導体集積回路装置
を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）上記目的を達成するために本発明に於いては、マスター
スレーブ型ＦＦの機能を有するマクロセルで、シフトレ
ジスタを構成する場合、シフトデータ入力配線、シフト
データ出力配線、シフトクロック信号配線が、セルアレ
イ方向にセルを接触して配置したとき、セルの同一位置
で接続できる様に予めセル内に設計しておくことを特徴
とする。

（作　　用）従来、セル間配線チャネルに存在していた、シフト用配
線及び、第１、第２のシフトクロック信号配線が、最小
限の長さまで減少する。すなわち、配線チャネルの横ト
ラックに存在していた配線が不要になる。よって、ゲー
トアレイに於いては配線チャネルの定まった横トラック
のほとんどを。

通常動作させるのに必要な信号の配線のみに使用でき、
配線の困難度を減少させると共に、不必要にチップの大
きさを増大させずにスキャンデザイン法を実現できる。

スタンダードセル方式のＬＳＩに於いても同様に、従“
来に比べて配線チャネル面積が減少し、更にはチップ全
体の面積も減少する。

また、シフトレジスタを構成するのに必要なシフト用配
線が短かくなるため、スキャンデータのシフト動作を速
くでき、テスターによる試験時間を短縮できる。

（実　施　例）以下１本発明の詳細についてスタンダードセル方式の論
理ＬＳＩを例にとり１図面を用いて説明する。

第１図は、マスタースレーブ型Ｆ　Ｆ　（４ａ〜４ｍ）
を、セルアレイ（２ｂ〜２ｆ）内に配置した図である。

マスタースレーブ型ＦＦはシフトレジスタを構成するた
めに、セルアレイの方向に横に並べて配置しである６図
では３つのセルを直列接続し、以下階段状に配置しであ
る。３８〜３ｅはセル間配線チャネルで、５８〜５ｆは
シフト用配線、６はスキャンデータ入力端子、７はスキ
ャデータ出力端子、８ａ〜８１は第１シフトクロツク信
号配線、　９ａ〜９１は第２シフトクロツク信号配線で
ある。

ＣＡＤを利用して自動配置、自動配線を行なう場合、セ
ルアレイ２ｂ内に配置されたマスタースレーブ型Ｆ　Ｆ
　（４ａ〜４ｃ）で構成されたシフトレジスタと、セル
アレイ２ｃ内に配置されているシフトレジスタ（４ｄ〜
４ｆ）を接続するシフト用配線５ｂは、配線チャネル３
ｂに於いて横トラックを必要とする。但し、セル４１と
４ｍの接続の様に、セルの位置する工座櫟の値の差異が
小さいときは、シフト用配線５ｅの横トラックに占める
長さは短かくなる。

一方、シフトクロック信号配線は、シフトレジスタ（４
ａ〜４ｃ）とシフトレジスタ（４ｄ〜４ｆ）間を縦トラ
ックのみを使用して接続されている（８ａ、　９ｂ）。

また、セル４ｆと４ｈの接続の様に、セルの工座標が異
なる場合、縦方向の配線メツシュをまたがって横トラッ
クを使用して配線されている（８ｄ、　９ｄ）。

但し、ＣＡＤを用いる場合は、マスタースレーブ型ＦＦ
が接触して同一アレイ内に配置される様に、コンピュー
タシステムに配置情報を与えておかねばならない。

従来例（第３図）と比較して自明のとおり、セル間配線
チャネルを使用して配線されるシフト用配線、第１、第
２のシフトクロック信号配線の長さは格段に短かくなっ
ている。

第２図に、第１図の一部を拡大した図を示す。

マスタースレーブ型Ｆ　Ｆ　（４ａ〜４ｃ、　４ｄ−４
ｆ）はシフトレジスタを構成するために、セルアレイの
方向に配置しである。１５は電源配線であり、１６は接
地配線で、各々金属第１層配線が使用されている。

１７は通常データ入力端子で、金属第２層配線によって
配線チャネル領域（３ａ〜３ｃ）からセル（４ｂ〜４ｅ
）内に引き込まれて接続されている。同様に、通常クロ
ック信号端子１８、データ出力端子１９にも、配線チャ
ネル領域から金属第２層配線によって接続されている。

一方、第１シフトクロツク信号配Ｍ（８ａ、　８ｃ）は
。

セルの内側を電源配線１５より上に金属第１層配線で配
設され、セル間の境界で隣のセルの同一ソ座標の配線と
結合される。同様に、第２シフトクロツク信号配線（９
ａ、　９ｃ）は、接地配線１６より下方のセルの内側に
金属第１層配線で配設され、セル間の境界上で同一配線
と結合されている。また、りロック信号の供給は、上記
クロック信号配線から分岐して、金属第２層配線を用い
て、クロック信号端子（１０，１１）に各々接続される
ことで行なわれる。

次にシフト信号であるが、シフトデータ入力端子（１３
ｂ−１３ｆ）と、シフトデータ出力端子（１２ａ〜１２
ｅ）は、各々セル内の左側と右側に位置し、シフト信号
が左側のセル（例えば４ａ）のシフトデータ出力端子１
２ａからセル４ｂのシフトデータ入力端子１３ｂに供給
される様に、各々の端子から外側に金属第１層配線が伸
びている。よって、セルを接触して配置することでシフ
ト信号はセル間の境界で結合される。また、異なるセル
列に配置されたシフトレジスタのシフト信号配線を接続
するためには、　５ｂの様な配線を必要とする。

〔発明の効果〕

以上述べてきた様に本発明によれば、スキャンデザイン
法を、ゲートアレイ、スタンダードセル方式の論理ＬＳ
Ｉで実現する場合に於いて、記憶論理素子にマスタース
レーブ型ＦＦを使用し、直列接続してシフトレジスタを
構成するとき、マスタースレーブ型ＦＦの機能を有する
マクロセル内に、シフト用配線及び第１、第２のシフト
クロック用配線を予め設計しておくことによって、ＣＡ
Ｄによるセルの自動配置、自動配線時に、配線チャネル
の横トラックの使用率を減らし、この使用されなくなっ
た横トラックを他の回路の配線に割り当てることができ
、チップ面積の増加を最小限に抑えることができる。

また、シフト用配線の長さが短かくなり、シフトクロッ
ク用配線の冗長な配線がなくなることによって、テスタ
ーによるスキャンイン／アウト試験時間を短かくするこ
とができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のスタンダードセル方式の
論理ＬＳＩのブロック図、第２図は第１図の部分拡大図
、第３図は従来例を示すゲートアレイのブロック図、第
４図はマスタースレーブ型フリップフロップの回路図、
第５図は他の従来例を示すゲートアレイのブロック図で
ある。２８〜２ｆ・・・セルアレイ、３８〜３ｅ・・・セル間配線チャネル。４８〜４Ｉ・・・マスタースレーブ型ＦＦ、５ａ〜５ｆ
・・・シフト用配線、６・・・スキャンデータ入力端子、７・・・スキャンデータ出力端子。８ａ〜８１・・・第１シフトクロツク用配線、９８〜９
１・・・第２シフトクロツク用配線、１０・・・第１シ
フトクロツク入力端子、１１・・・第２シフトクロツク
入力端子、１４・・・シフトデータ用配線。代理人　弁理士　則　近　憲　佑同　　　　竹　花　喜久男第１図第２図第３図第５図

Claims

【特許請求の範囲】

組合わせ回路と順序回路からなり、記憶論理素子がシフ
トレジスタとしても動作する様に予め設計された半導体
集積回路装置に於いて、前記記憶論理素子にマスタース
レーブ型フリップフロップを使用し、該マスタースレー
ブ型スリップフロップをカスケード接続してシフトレジ
スタを構成するとき、該マスタースレーブ型フリップフ
ロップの機能を有するマクロセル内に、シフト用配線及
び第１、第２のシフトクロック用配線が予め設計されて
おり、通常動作用配線を配線するのを妨げず、チップ面
積の大幅な増加なしに、スキャンデザイン法を可能にし
たことを特徴とする半導体集積回路装置。