JPH04372169A - マスタスライスｌｓｉ - Google Patents

マスタスライスｌｓｉ

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Publication number
JPH04372169A
JPH04372169A JP15025391A JP15025391A JPH04372169A JP H04372169 A JPH04372169 A JP H04372169A JP 15025391 A JP15025391 A JP 15025391A JP 15025391 A JP15025391 A JP 15025391A JP H04372169 A JPH04372169 A JP H04372169A
Authority
JP
Japan
Prior art keywords
master slice
input terminal
slice lsi
output terminal
lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15025391A
Other languages
English (en)
Inventor
Yasuko Onda
恩田　泰子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP15025391A priority Critical patent/JPH04372169A/ja
Publication of JPH04372169A publication Critical patent/JPH04372169A/ja
Pending legal-status Critical Current

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  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマスタスライスＬＳＩ
に関し、特にタイミング調整を必要とする回路に関する
ものである。
【０００２】
【従来の技術】図２は従来のマスタスライスＬＳＩを構
成するマクロセルであるフリップフロプ１を示すブロッ
ク図であり、データ入力端子Ｄ、クロック入力端子Ｔ及
び出力端子Ｑを備えている。従来のマスタスライスＬＳ
Ｉにおいてはこのようなマクロセルは必要最少数のトラ
ンジスタで構成されており、固有のレイアウトパターン
を有している。
【０００３】
【発明が解決しようとする課題】従来のマスタスライス
ＬＳＩはこのようなマクロセルから構成されており、配
置配線後のシミュレーションによってタイミングエラー
が発見されてタイミング調整を行う必要がある場合には
、各マクロセルが固有のレイアウトパターンを有してい
るため、配置配線を再度行って遅延素子を新たに挿入す
る必要があるなどの問題点があった。
【０００４】この発明は上記のような問題点を解決する
ためになされたもので、配置配線後に発見されたタイミ
ングエラーを、再度配置配線を行うことなく解消できる
マスタスライスＬＳＩを得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明にかかるマスタ
スライスＬＳＩは、複数のマクロセルを備え、マクロセ
ルは出力端子と出力端子を含む複数の端子を備える。こ
の複数の端子は各々のマクロセルにおいて互いに同一位
置にあり、各々のマクロセルは互いに同一数のベーシッ
クセルを有する。更に各々のマクロセルは、入力端子と
出力端子との間の信号伝搬経路上に設けられ、複数の異
なる遅延値の内の一つを有する遅延素子を有する。
【０００６】
【作用】この発明における遅延素子は複数の異なる遅延
値の内の一つを有し、かつマクロセルは各々互いに同一
位置にある端子と、互いに同一数のベーシックセルとを
備えるので、所望の遅延値を有するマクロセルを選んで
容易に置き換えることができる。
【０００７】
【実施例】図１はこの発明の一実施例であるマスタスラ
イスＬＳＩ１００を示すブロック図である。マスタスラ
イスＬＳＩ１００はマクロセル４，５，６を備えている
。これらマクロセル４，５，６はそれぞれ入力端子Ａを
備えている。また、マクロセル４，５，６はそれぞれフ
リップフロップ２ａ，２ｂ，２ｃを備え、いずれのフリ
ップフロップ２ａ，２ｂ，２ｃもそれぞれデータ入力端
子Ｄ、クロック入力端子Ｔ及び出力端子Ｑを備えている
。また、マクロセル４，５，６の各端子の位置は互いに
同一であり、構成するベーシックセルの数は同一である
。
【０００８】一方、マクロセル４，５，６は、入力端子
Ａとデータ入力端子Ｄの間にそれぞれ遅延素子部３ａ，
３ｂ，３ｃを備えており、これらの遅延値は異なる。特
に遅延素子部３ａはその遅延値が０である。従って、配
線配置後にタイミングエラーが発見された場合にも、適
切な遅延値を有する遅延素子を備えたマクロセルで置き
換えることができ、容易にタイミングエラーを解消でき
る。
【０００９】
【発明の効果】以上のように、この発明によればマクロ
セルは互いに同一位置にある端子と、互いに同一数のベ
ーシックセルと、入力端子と出力端子の間の信号伝搬経
路上に設けられた複数の異なる遅延値の内の一つを有す
る遅延素子とを有するので、所望の遅延値を有するマク
ロセルを選んで容易に置き換えることができ、配置配線
を再度行って遅延素子を新たに挿入する必要もなく容易
にタイミングエラーを解消するマスタスライスＬＳＩを
得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるマスタスライスＬＳ
Ｉを示すブロック図である。
【図２】従来のマスタスライスＬＳＩを構成するマクロ
セルであるフリップフロップ１を示すブロック図である
。
【符号の説明】
４，５，６　　マクロセル ２ａ，２ｂ，２ｃ　　フリップフロップ３ａ，３ｂ，３
ｃ　　遅延素子部 １００　　マスタスライスＬＳＩ Ｄ　　データ入力端子 Ｑ　　出力端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　入力端子と出力端子を含み、互いに同
    一位置にある複数の端子と、互いに同一数のベーシック
    セルと、前記入力端子と前記出力端子との間の信号伝搬
    経路上に設けられ、複数の異なる遅延値の内の一つを有
    する遅延素子と、を有する複数のマクロセルを備えたマ
    スタスライスＬＳＩ。
JP15025391A 1991-06-21 1991-06-21 マスタスライスｌｓｉ Pending JPH04372169A (ja)

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JP (1) JPH04372169A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0845810A1 (en) * 1996-11-29 1998-06-03 Fujitsu Limited Large-scale-integration circuit device and method of manufacturing same
US6510549B1 (en) 1999-02-17 2003-01-21 Nec Corporation Method of designing a semiconductor integrated circuit device in a short time

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0845810A1 (en) * 1996-11-29 1998-06-03 Fujitsu Limited Large-scale-integration circuit device and method of manufacturing same
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