JPS6315418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6315418A JPS6315418A JP16026486A JP16026486A JPS6315418A JP S6315418 A JPS6315418 A JP S6315418A JP 16026486 A JP16026486 A JP 16026486A JP 16026486 A JP16026486 A JP 16026486A JP S6315418 A JPS6315418 A JP S6315418A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- tisi
- step coverage
- cvd method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ａ要〕
本発明の半導体装置の製造方法は、ＣＶＤ法により形成
された半導体膜と該半導体膜上に被着された高融点金属
膜とを固相反応させることによりメタル半導体膜を形成
し、更に該メタル半導体膜上に金属膜を被着してなる電
極配線を形成することを特徴とする。ＣＶＤ法により形
成された半導体膜はステップカバーレッジが良いので、
そのヒに被着する高融点金属膜、膜との固相反応により
生成されたメタル半導体膜もステップカバーレッジが良
好となる。従ってその、ヒに金Ｍｌｆｌを形成する２層
構造の電極配線も全体としてステップカバーレッジが良
好なものとなる。また該メダル半導体膜によって゛電極
配線と半導体基板とのコンタクト抵抗を低くすることが
できるとともに、へリア膜として半導体ノ＾板と金属膜
との反応を阻１トして特性劣化を防止することができる
。
された半導体膜と該半導体膜上に被着された高融点金属
膜とを固相反応させることによりメタル半導体膜を形成
し、更に該メタル半導体膜上に金属膜を被着してなる電
極配線を形成することを特徴とする。ＣＶＤ法により形
成された半導体膜はステップカバーレッジが良いので、
そのヒに被着する高融点金属膜、膜との固相反応により
生成されたメタル半導体膜もステップカバーレッジが良
好となる。従ってその、ヒに金Ｍｌｆｌを形成する２層
構造の電極配線も全体としてステップカバーレッジが良
好なものとなる。また該メダル半導体膜によって゛電極
配線と半導体基板とのコンタクト抵抗を低くすることが
できるとともに、へリア膜として半導体ノ＾板と金属膜
との反応を阻１トして特性劣化を防止することができる
。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば半導体装置の′電極配線を形成する方法
に関するものである。
に詳しく言えば半導体装置の′電極配線を形成する方法
に関するものである。
第２図は従来例の方法により形成される電極配線の断面
図であり、ｌはＰ型Ｓｌ基板 ２は該Ｐ型Ｓ１基板１の
表面に形成されたｎ型不純物２′１域、３は絶縁膜とし
ての８１０２膜であり、４は電極配線としてのＡ見−３
ｉ 合金膜である。
図であり、ｌはＰ型Ｓｌ基板 ２は該Ｐ型Ｓ１基板１の
表面に形成されたｎ型不純物２′１域、３は絶縁膜とし
ての８１０２膜であり、４は電極配線としてのＡ見−３
ｉ 合金膜である。
〔光ＩＪ１が解決しようとする問題点〕ところで、製造
効率が高＜；５産性に優れているという理由から、Ａ
Ｉ ３１合金膜４はスパッタ法により形成される。
効率が高＜；５産性に優れているという理由から、Ａ
Ｉ ３１合金膜４はスパッタ法により形成される。
しかしこの方法によれば第２図に示すように。
５１０２１１！２２の開口部の段差部でのカバーレッジ
が不充分で、場合によっては断線することがある。
が不充分で、場合によっては断線することがある。
またこのＡ Ｉ Ｓ ＋ 合金＋ａ ４の配線抵抗は
比較的７：Ｈｉいという問題点がある。
比較的７：Ｈｉいという問題点がある。
史にＡ交−３１１合金膜４これに接触する基板１内の５
１ とが反応して固相エピタキシャル層が成長し、コン
タクト不良を生じる場合もある。
１ とが反応して固相エピタキシャル層が成長し、コン
タクト不良を生じる場合もある。
本発明はかかる従来の問題点に＝みて創作されたもので
あり、これらの問題点を解決する電極配線の形成方法の
提供をＩＩ的とする。
あり、これらの問題点を解決する電極配線の形成方法の
提供をＩＩ的とする。
第１ＵＡに示すように５本発明の電極配線の形成方法は
、ＣＶＤ法により被着される多結晶Ｓ＊ＩＩ！２と（半
導体膜）と１よ多結晶Ｓ１膜の上に被着されたＴｉ膜（
高融点金属膜）との固相反応によりＴ、 Ｓ、膜５を形
成し、更にその上にＡ文膜６（金属膜）を被着すること
により形成される。
、ＣＶＤ法により被着される多結晶Ｓ＊ＩＩ！２と（半
導体膜）と１よ多結晶Ｓ１膜の上に被着されたＴｉ膜（
高融点金属膜）との固相反応によりＴ、 Ｓ、膜５を形
成し、更にその上にＡ文膜６（金属膜）を被着すること
により形成される。
ＣＶＤ法により被着される多結晶Ｓ１膜は５１０２１模
３（絶縁１模）の開口部の段差部においてもステップカ
バーレッジは良好である。従って該多結晶Ｓｅ膜４−に
Ｔｉ膜を被着して固相反応により形成されるＴ、Ｓ、Ｉ
ＩＱ ５もステップカバーレッジは良好である。従って
該ｒ＋ｓ＋＋Ｎ５の七に生産効率の良いスパッタ法によ
りＡｎ膜６を形成する場合にも、配線全体として断線は
少なく、かつ低抵抗の配線が（１）られる、またＴｉＳ
ｉ膜５により電極配線と５１基板ｌとのコンタクト抵抗
を低くすることができる。更にＴｉＳｉ膜５はＳｉ基板
ｌとＡ文膜６との固相反応を防！ヒして良好なオーミッ
クコンタクト特性を維持することができる。
３（絶縁１模）の開口部の段差部においてもステップカ
バーレッジは良好である。従って該多結晶Ｓｅ膜４−に
Ｔｉ膜を被着して固相反応により形成されるＴ、Ｓ、Ｉ
ＩＱ ５もステップカバーレッジは良好である。従って
該ｒ＋ｓ＋＋Ｎ５の七に生産効率の良いスパッタ法によ
りＡｎ膜６を形成する場合にも、配線全体として断線は
少なく、かつ低抵抗の配線が（１）られる、またＴｉＳ
ｉ膜５により電極配線と５１基板ｌとのコンタクト抵抗
を低くすることができる。更にＴｉＳｉ膜５はＳｉ基板
ｌとＡ文膜６との固相反応を防！ヒして良好なオーミッ
クコンタクト特性を維持することができる。
次に図を参照しながら本発明の実施例について説明する
。第３図（ａ）〜（ｅ）は本発明の実施例に係る°−に
横配線の形成方法を説明する断面図である。
。第３図（ａ）〜（ｅ）は本発明の実施例に係る°−に
横配線の形成方法を説明する断面図である。
（１）まず第３図（ａ）は電極配線を行う前の嬰導体装
置の断面図で、ｌはＰ型ＳｉＪ、Ｔｉ板、２は該Ｐ ’
ｌ！！ Ｓ ｉ基板ｌの表面に形成されたｎ型不純物領
域、３はＳ、０７膜であり、７はコンタクト用の開［１
部である。
置の断面図で、ｌはＰ型ＳｉＪ、Ｔｉ板、２は該Ｐ ’
ｌ！！ Ｓ ｉ基板ｌの表面に形成されたｎ型不純物領
域、３はＳ、０７膜であり、７はコンタクト用の開［１
部である。
（２）第３図（ｂ）に示すように、ＣＶＤ法により全面
に多結晶５ＩＩＩ２８を形成する。このとき多結晶Ｓ、
１ｉＱ８はＣＶＤ法により形成されるので１段差部にお
いても一様に被ｒｉされステップカバーレッジは良好な
ものとなる。
に多結晶５ＩＩＩ２８を形成する。このとき多結晶Ｓ、
１ｉＱ８はＣＶＤ法により形成されるので１段差部にお
いても一様に被ｒｉされステップカバーレッジは良好な
ものとなる。
（３）次に第３図（Ｃ）に示すように、ＴｉｔＴｉ膜被
Ｒする。このときの〒１ｌ１２９の形成方法はＣＶＤ法
であれ、スパッタ法であれ、その方法は限定されない、
またＴ＋ｉ１２以外の１ｌＩＯ膜やＷｌｌ！２など他の
高融点金属膜でもよい。
Ｒする。このときの〒１ｌ１２９の形成方法はＣＶＤ法
であれ、スパッタ法であれ、その方法は限定されない、
またＴ＋ｉ１２以外の１ｌＩＯ膜やＷｌｌ！２など他の
高融点金属膜でもよい。
（４）次いで第３図（ｄ）に示すように、熱処理を施し
て多結晶ｓｔ １１２８と〒１膜９とを固相反応させ、
Ｔｉ５ｉＶｅ２１０を形成する。前述のように多結晶Ｓ
ｉｌ模８はＣＶＤ法により段差部においても一様の膜厚
で形成されているので、固相反応後に形成されるＴｊＳ
ｔｌＨＪ １０もステップカバーレッジは良好なものと
なる。
て多結晶ｓｔ １１２８と〒１膜９とを固相反応させ、
Ｔｉ５ｉＶｅ２１０を形成する。前述のように多結晶Ｓ
ｉｌ模８はＣＶＤ法により段差部においても一様の膜厚
で形成されているので、固相反応後に形成されるＴｊＳ
ｔｌＨＪ １０もステップカバーレッジは良好なものと
なる。
（５）次に第３図（ｅ）に示すように、Ａ２膜１１を被
着する。このときのＡ Ｅ膜１１の形成方法もＣＶＤ法
であれ、スパッタ法であれ、その方法は限定されない、
お産性を指向するときには一般にスパッタ法により形成
されるが、図示するように、たとえＡ交１１！２１１の
ステップカバーレッジが良くないとしても下地のＴｉ５
ｉｌ１２１０により電気的導電性が維持されるので、配
線ｎ体の断線を防１１二することができる。
着する。このときのＡ Ｅ膜１１の形成方法もＣＶＤ法
であれ、スパッタ法であれ、その方法は限定されない、
お産性を指向するときには一般にスパッタ法により形成
されるが、図示するように、たとえＡ交１１！２１１の
ステップカバーレッジが良くないとしても下地のＴｉ５
ｉｌ１２１０により電気的導電性が維持されるので、配
線ｎ体の断線を防１１二することができる。
またｔ、ｓ＋＋０ ｔ Ｏは配線抵抗が低く、またコン
タクト抵抗も低いので電気的特性の良好な配線が得られ
る。
タクト抵抗も低いので電気的特性の良好な配線が得られ
る。
更にＴｉ Ｓｉ膜ｌＮ２１０はバリア膜としてＡｕ膜１
１とＳ、基板１との固相反応を阻１トし、いわゆる固相
エピタキシャル層の成長を防止することができるので、
良好なオーミックコンタクトを維持することが可壱とな
る。
１とＳ、基板１との固相反応を阻１トし、いわゆる固相
エピタキシャル層の成長を防止することができるので、
良好なオーミックコンタクトを維持することが可壱とな
る。
またＴｉＳｉ膜１０は耐マイグレーションにも優れてい
るので、旧居のＡ２膜の耐ブイグレージョン性の弱さを
補うことができる。
るので、旧居のＡ２膜の耐ブイグレージョン性の弱さを
補うことができる。
以上説明したように、本発明の方法によればステップ力
パーレ７ジの良好なメタル半導体膜と金属膜とよりなる
−［極配線を形成することができるので、配線全体とし
ての断線を少なくすることができる。また配線抵抗およ
びコンタクト抵抗を低くすることができるとともに、半
導体基板との良１１ｆなオーミックコンタクトを維持す
ることができる。
パーレ７ジの良好なメタル半導体膜と金属膜とよりなる
−［極配線を形成することができるので、配線全体とし
ての断線を少なくすることができる。また配線抵抗およ
びコンタクト抵抗を低くすることができるとともに、半
導体基板との良１１ｆなオーミックコンタクトを維持す
ることができる。
第１図は本発明の形成方法に係る電極配線の構成図、
第２図は従来例の形成方法に係る電極配線の構成図。
第３図は本５１１１の実施例に係る゛電極配線の形成力
υ：を説明する断面図である。 （符号の説明） １・・・Ｐ型゛ｈ導体基板、 ２・・・ｎ型不純物領域。 ３・・・５１０２膜。 ４・・・Ａ Ｉ Ｓ ＋合金膜、 ５．１０・・・Ｔｉ Ｓｔ １２． ６．１１・・・Ａ２膜、 ７・・・開【１部、 − ８・・・多結晶５１１１２． ９・・・Ｔｖ２゜
υ：を説明する断面図である。 （符号の説明） １・・・Ｐ型゛ｈ導体基板、 ２・・・ｎ型不純物領域。 ３・・・５１０２膜。 ４・・・Ａ Ｉ Ｓ ＋合金膜、 ５．１０・・・Ｔｉ Ｓｔ １２． ６．１１・・・Ａ２膜、 ７・・・開【１部、 − ８・・・多結晶５１１１２． ９・・・Ｔｖ２゜
Claims (1)
- ＣＶＤ法により形成された半導体膜と該半導体膜上に被
着された高融点金属膜とを固相反応させることによりメ
タル半導体膜を形成し、更に該メタル半導体膜上に金属
膜を被着してなる電極配線を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026486A JPS6315418A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026486A JPS6315418A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315418A true JPS6315418A (ja) | 1988-01-22 |
Family
ID=15711243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16026486A Pending JPS6315418A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239828A (ja) * | 1989-03-13 | 1990-09-21 | Sekisui Chem Co Ltd | 浴室及び浴室洗い場の加温方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161344A (ja) * | 1982-03-19 | 1983-09-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6046024A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60178642A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61140133A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-07-08 JP JP16026486A patent/JPS6315418A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161344A (ja) * | 1982-03-19 | 1983-09-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6046024A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60178642A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61140133A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239828A (ja) * | 1989-03-13 | 1990-09-21 | Sekisui Chem Co Ltd | 浴室及び浴室洗い場の加温方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63205951A (ja) | 安定な低抵抗コンタクト | |
| JPH02341A (ja) | 半導体装置及びその製造方法 | |
| JPH0456325A (ja) | 半導体装置およびその製造方法 | |
| JP2000082742A (ja) | 半導体装置の金属配線形成方法 | |
| JP2800788B2 (ja) | 半導体装置の製造方法 | |
| JPH07130854A (ja) | 配線構造体及びその形成方法 | |
| JP2850380B2 (ja) | 半導体装置の製造方法 | |
| JPH065674B2 (ja) | 半導体装置の製造方法 | |
| JP2806757B2 (ja) | 半導体装置の製造方法 | |
| JP3034348B2 (ja) | 半導体素子及び製造方法 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 | |
| JPH01214137A (ja) | 集積回路の製造方法 | |
| JPH10321621A (ja) | 金属薄膜形成方法 | |
| KR960004088B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR20010003579A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPS6068614A (ja) | 半導体装置の製造方法 | |
| JPH1154617A (ja) | 半導体装置の製造方法 | |
| JPS6295869A (ja) | 半導体装置 | |
| KR100342826B1 (ko) | 반도체소자의베리어금속층형성방법 | |
| JPH04348548A (ja) | 半導体装置及びその製造方法 | |
| JP2797367B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH01259557A (ja) | 半導体装置の製造方法 | |
| JPS63164315A (ja) | 半導体装置の製造方法 | |
| JPS61256718A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0235753A (ja) | 半導体装置の製造方法 |