JPS6046024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6046024A JPS6046024A JP58154307A JP15430783A JPS6046024A JP S6046024 A JPS6046024 A JP S6046024A JP 58154307 A JP58154307 A JP 58154307A JP 15430783 A JP15430783 A JP 15430783A JP S6046024 A JPS6046024 A JP S6046024A
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- JP
- Japan
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- layer
- film
- conductive layer
- forming
- polycrystalline silicon
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の配線層形成に係り特に埋め込み
電極構造に関するものである。
電極構造に関するものである。
従来、半導体基板上に設けられたコンタクトホールを介
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部制を堆積することが行われて
いる。このように半導体基板を加熱するのは、例えばア
ルミニウムのような取出電極の形成部材の表面拡散を促
進して、これをコンタクトホール内に十分に充填させる
ためである。コンタクトホールは、通常Ｒ，１，Ｅ （
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術にて
約３μｍ口の大きさで急峻な内側面を有するものに形成
されている。
して取出電極を形成する手段として、半導体基板を加熱
しなから取出電極の形成部制を堆積することが行われて
いる。このように半導体基板を加熱するのは、例えばア
ルミニウムのような取出電極の形成部材の表面拡散を促
進して、これをコンタクトホール内に十分に充填させる
ためである。コンタクトホールは、通常Ｒ，１，Ｅ （
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術にて
約３μｍ口の大きさで急峻な内側面を有するものに形成
されている。
この加熱処理を併用したものでは、コンタクトホールが
３μｍ口程鹿の比較的太きいものである場合には、取出
電極の形成部利をステップ力パレイジ良く堆積すること
ができる。しかしながら、コンタクトホールの大きさが
２μｍ口以下になると、その内壁面の部分で堆積層のス
テップカバレイジが悪くなる。特に、コンタクトホール
の大きさが１μｍ口以下になると、取出電極の形成部材
を堆積できない問題があった。
３μｍ口程鹿の比較的太きいものである場合には、取出
電極の形成部利をステップ力パレイジ良く堆積すること
ができる。しかしながら、コンタクトホールの大きさが
２μｍ口以下になると、その内壁面の部分で堆積層のス
テップカバレイジが悪くなる。特に、コンタクトホール
の大きさが１μｍ口以下になると、取出電極の形成部材
を堆積できない問題があった。
また、配線アルミニウムと基板シリコンが直接接してい
るコンタクト部においてオーミックコンタクトを取るた
めの熱処理の過程でシリコンがアルミニウムの中へ拡散
する現象が起っていた。
るコンタクト部においてオーミックコンタクトを取るた
めの熱処理の過程でシリコンがアルミニウムの中へ拡散
する現象が起っていた。
そのため、シリコンとアルミニウムの接触面において、
シリコン側にピットができ、その中にアルミニウムが入
りこみ、プレーナー構造でＰ−Ｎ接合が浅い場合にはこ
のビットの深さが接合面にまで達し、その結果Ｐ−Ｎ接
合の耐圧が劣化したシ、逆方向リーク電流が増加する欠
点があった。この欠点を解決するため、コンタクト開孔
径全面に多結晶シリコンを被着後アルシミニウムを被着
しその後ノ４ターニングして配線層を形成する方法が特
開昭５１−１４７９８１号に開示されている。しかし、
この方法であれば、アルミニウム層の直下の全域に多結
晶シリコンが存在するためその後の処理によっても多結
晶シリコン中のシリコンの一部がアルミニウムに融は込
むだけで多結晶シリコン層とアルミニラ １ム層の接触
面の一部のみが合金化されるものである。基板との接触
は残存の多結晶シリコンによって行なわれるため、接触
抵抗を低くすることができない欠点を有している。また
、コンタクト孔と拡散層との合わせずれがｈつても接続
を確実にするため多結晶シリコンに拡散層と同一導電型
の不純物を導入しているが、この方法であれば特定の不
純物を多結晶シリコンに導入するため、ＰチャネルとＮ
チャネルの両タイプのトランジスタを有する相補型電界
効果トランジスタ集積回路には適さないものであるＯ〔
発明の目的〕 本発明は、断線等による接触不良を防止して微細なコン
タクトホールから取出電極を確実に取出し、高い信頼性
を有する半導体装置を高歩留で得ることができる半導体
装置の製造方法を提供することをその目的とするもので
ある。
シリコン側にピットができ、その中にアルミニウムが入
りこみ、プレーナー構造でＰ−Ｎ接合が浅い場合にはこ
のビットの深さが接合面にまで達し、その結果Ｐ−Ｎ接
合の耐圧が劣化したシ、逆方向リーク電流が増加する欠
点があった。この欠点を解決するため、コンタクト開孔
径全面に多結晶シリコンを被着後アルシミニウムを被着
しその後ノ４ターニングして配線層を形成する方法が特
開昭５１−１４７９８１号に開示されている。しかし、
この方法であれば、アルミニウム層の直下の全域に多結
晶シリコンが存在するためその後の処理によっても多結
晶シリコン中のシリコンの一部がアルミニウムに融は込
むだけで多結晶シリコン層とアルミニラ １ム層の接触
面の一部のみが合金化されるものである。基板との接触
は残存の多結晶シリコンによって行なわれるため、接触
抵抗を低くすることができない欠点を有している。また
、コンタクト孔と拡散層との合わせずれがｈつても接続
を確実にするため多結晶シリコンに拡散層と同一導電型
の不純物を導入しているが、この方法であれば特定の不
純物を多結晶シリコンに導入するため、ＰチャネルとＮ
チャネルの両タイプのトランジスタを有する相補型電界
効果トランジスタ集積回路には適さないものであるＯ〔
発明の目的〕 本発明は、断線等による接触不良を防止して微細なコン
タクトホールから取出電極を確実に取出し、高い信頼性
を有する半導体装置を高歩留で得ることができる半導体
装置の製造方法を提供することをその目的とするもので
ある。
本発明は、第１導電層上に局部的に予め下地層を形成し
、この下地層上に第２導電層を積層して両者を一体に同
質化することにより、取出電極となる層を形成し、断線
等による接触不良を防止した取出電極を有する信頼性の
高い半導体装置を高歩留９で得ることができる半導体装
置の製造方法である。
、この下地層上に第２導電層を積層して両者を一体に同
質化することにより、取出電極となる層を形成し、断線
等による接触不良を防止した取出電極を有する信頼性の
高い半導体装置を高歩留９で得ることができる半導体装
置の製造方法である。
以下、本発明の実施例について第１図（Ａ）乃至同図（
Ｄ）を参照して説明する。
Ｄ）を参照して説明する。
先ず、半導体基板１の所定領域に素子領域を囲むフィー
ルド酸化膜２を形成する。次いで、素子領域上にダート
酸化膜を形成し、ダート酸化膜上に所定ノ４ターンのダ
ート電極３を形成する。次いで、ダート電極３を覆う酸
化膜を素子領域上に形成し、フィールド酸化膜２と一体
イヒする。ダート電極３の上方のフィールドｌＨヒ刀負
２は、ｒ−）電極３の肉厚分だけ隆起した段差部４を有
している。素子領域部分のフィールド酸化膜２の所定領
域に例えばＲ． １． Ｅ （ＲｅａｃｔｉｖｅＩｏｎ
Ｉｔｃｈｉｎｇ ）法により約１μｍ口のコンタクト
ホール５を開口する。次いで、例えば減圧Ｃ−Ｖ．Ｄ（
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）によシ、多結晶シリコンからなる下地層６をコン
タクトホール５内及びフィールド酸化膜２上に形成する
（第１図（Ａ）参照）。ここで、下地層６の材質として
は、シリコンあるいはアルミニウムと合金化乃至固溶す
るものを用いても良い。下地層６を形成する手段は、減
圧Ｃ，Ｖ、Ｄ法の他にも微細なコンタクトホール５内や
急峻な段差部４に滑らかな下地層６を形成できるもので
あれば如何なるものでも良い。また、シリコン等からな
る下地層６中には、後述する第２導電層７との合金化を
容易に行うために、例えばＰ型の不純物を導入しておく
のが望ましい。
ルド酸化膜２を形成する。次いで、素子領域上にダート
酸化膜を形成し、ダート酸化膜上に所定ノ４ターンのダ
ート電極３を形成する。次いで、ダート電極３を覆う酸
化膜を素子領域上に形成し、フィールド酸化膜２と一体
イヒする。ダート電極３の上方のフィールドｌＨヒ刀負
２は、ｒ−）電極３の肉厚分だけ隆起した段差部４を有
している。素子領域部分のフィールド酸化膜２の所定領
域に例えばＲ． １． Ｅ （ＲｅａｃｔｉｖｅＩｏｎ
Ｉｔｃｈｉｎｇ ）法により約１μｍ口のコンタクト
ホール５を開口する。次いで、例えば減圧Ｃ−Ｖ．Ｄ（
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）によシ、多結晶シリコンからなる下地層６をコン
タクトホール５内及びフィールド酸化膜２上に形成する
（第１図（Ａ）参照）。ここで、下地層６の材質として
は、シリコンあるいはアルミニウムと合金化乃至固溶す
るものを用いても良い。下地層６を形成する手段は、減
圧Ｃ，Ｖ、Ｄ法の他にも微細なコンタクトホール５内や
急峻な段差部４に滑らかな下地層６を形成できるもので
あれば如何なるものでも良い。また、シリコン等からな
る下地層６中には、後述する第２導電層７との合金化を
容易に行うために、例えばＰ型の不純物を導入しておく
のが望ましい。
次に、下地層６の表面にプラズマエツチング処理を施し
、コンタクトホール５内及び段差部４の周辺部のみに下
地層６ａ、６ｂを残存させる（同図（Ｂ）参照）。
、コンタクトホール５内及び段差部４の周辺部のみに下
地層６ａ、６ｂを残存させる（同図（Ｂ）参照）。
次いで、残存した下地層６ａ 、６ｂ及びフィールド酸
化膜２上に例えばアルミニウムからなる第２導電層７を
厚さ約１μｍ形成する（同図（Ｃ）参照）。このとき、
例えば逆スパツタエツチングを施して活性化処理を施し
、アルミニウム等からなる第２導電層７を確実に固着さ
せるのが望ましい。この第２導電層７を形成する際には
、加熱処理を全く施さなくても良い。第２尋電層７とし
ては、アルミニウムの他にもアルミニウム合金等を使用
しても良い。要は次に述べる熱処理によって、下地層６
ａ、６ｂと一体に同質にするものであれば如何なる材質
のものを用いても良い。次いで、これに例えば４５０°
Ｃで３０分間熱処理を施し、残存した下地層６ａ。
化膜２上に例えばアルミニウムからなる第２導電層７を
厚さ約１μｍ形成する（同図（Ｃ）参照）。このとき、
例えば逆スパツタエツチングを施して活性化処理を施し
、アルミニウム等からなる第２導電層７を確実に固着さ
せるのが望ましい。この第２導電層７を形成する際には
、加熱処理を全く施さなくても良い。第２尋電層７とし
ては、アルミニウムの他にもアルミニウム合金等を使用
しても良い。要は次に述べる熱処理によって、下地層６
ａ、６ｂと一体に同質にするものであれば如何なる材質
のものを用いても良い。次いで、これに例えば４５０°
Ｃで３０分間熱処理を施し、残存した下地層６ａ。
６ｂと第２導電層７とを一体化してアルミニウム合金か
らなる電極層８とする（同図（Ｄ）参照）。
らなる電極層８とする（同図（Ｄ）参照）。
然る後、電極層８にｉ９ターニング処理を施し、所定形
状の取出電極を得る。ここで、下地層６ａ、６ｂと第２
導電層とを一体化するための熱処理は、パターニングに
より取出電極を形成した後に行っても良い。
状の取出電極を得る。ここで、下地層６ａ、６ｂと第２
導電層とを一体化するための熱処理は、パターニングに
より取出電極を形成した後に行っても良い。
このような、半導体装置の製造方法によれば、予めコン
タクトホール５内及び段差部４に残存した下地層６ａ、
６ｂと一体化した電極層８から取出電極を形成するので
、取出電極の抵抗は従来に比べて大幅減少でき電極形成
層７の良好なステップ力パレイジによシ、断線等による
接触不良を防止した取出電極を、微細なコンタクトホー
ル５から容易に取出すことができる。また、従来問題と
なっていたアルミニウムの基板への突きぬけも防止でき
る。このため、信頼性の高い半導体装置を得ることがで
きる。更に第２導電層７の形成に際しては、熱処理を必
ずしも必要としないので作業性を向上できると共に、熱
処理のだめの装置が不要となるので、製造コストを安く
することができる。その結果、製造歩留を高めることが
できる。
タクトホール５内及び段差部４に残存した下地層６ａ、
６ｂと一体化した電極層８から取出電極を形成するので
、取出電極の抵抗は従来に比べて大幅減少でき電極形成
層７の良好なステップ力パレイジによシ、断線等による
接触不良を防止した取出電極を、微細なコンタクトホー
ル５から容易に取出すことができる。また、従来問題と
なっていたアルミニウムの基板への突きぬけも防止でき
る。このため、信頼性の高い半導体装置を得ることがで
きる。更に第２導電層７の形成に際しては、熱処理を必
ずしも必要としないので作業性を向上できると共に、熱
処理のだめの装置が不要となるので、製造コストを安く
することができる。その結果、製造歩留を高めることが
できる。
なお、コンタクトホール５内には、第２図に示す如く、
Ｔｉやｐｔのシリサイドからなるバリア層９を形成して
おき、下地層６ａと半導体基板１が反応するのを阻止す
るようにしても良い。
Ｔｉやｐｔのシリサイドからなるバリア層９を形成して
おき、下地層６ａと半導体基板１が反応するのを阻止す
るようにしても良い。
また、第３図に示す如く、第２導電層７Ｖ３にチタン等
からなる合金化促進層１０を形成して、下地層６ａと第
２導電層７間で容易に合金化が起きるようにしても良い
〇 次に、本発明方法を相補型ＭＯ８ＦＥＴからなる半導体
装置の製造に適用した実施例について説明する。
からなる合金化促進層１０を形成して、下地層６ａと第
２導電層７間で容易に合金化が起きるようにしても良い
〇 次に、本発明方法を相補型ＭＯ８ＦＥＴからなる半導体
装置の製造に適用した実施例について説明する。
先ず、第４図（４）に示す如く、例えば比抵抗が７〜８
Ω・儂のＮ型の半導体基板２０内にＰ型の拡散層２１を
有すると共に、この半導体基板２０内に形成したＰ−ｗ
ｅｌｌ領域２２内にＮ型の拡散層２３を有するものを用
意する。これら拡散領域は、例えばＦＥＴ素子を形成す
るソース・ドレイン領域となる。ここで、これら拡散領
域の不純物濃度は、約１０２０ｃｒｎ−’に設定した。
Ω・儂のＮ型の半導体基板２０内にＰ型の拡散層２１を
有すると共に、この半導体基板２０内に形成したＰ−ｗ
ｅｌｌ領域２２内にＮ型の拡散層２３を有するものを用
意する。これら拡散領域は、例えばＦＥＴ素子を形成す
るソース・ドレイン領域となる。ここで、これら拡散領
域の不純物濃度は、約１０２０ｃｒｎ−’に設定した。
また、Ｐ型拡散領域はぎロンを用いて約０．５μｍの拡
散深さに形成し、Ｎ型拡散領域は砒素を用いて約０．３
μｍの拡散深さに形成した。更に、これらのＦＥＴ素子
を構成するダート金属には、多結晶シリコンを使用した
。
散深さに形成し、Ｎ型拡散領域は砒素を用いて約０．３
μｍの拡散深さに形成した。更に、これらのＦＥＴ素子
を構成するダート金属には、多結晶シリコンを使用した
。
この半導体基板２０の露出表面に気相成長法により下地
層となる５ｉｎ２／ＰＳＧ （Ｐｈｏｓｐｈ。
層となる５ｉｎ２／ＰＳＧ （Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）Ｆ１２ Ｊ＠膜２４を
厚さ約１声形成した。次いで、この５ｉｎ２／ＰＳＧ膜
２４にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法によυ選択的にエツチング処理を施し、Ｐチャ
ネル２ノ、Ｎチャネル２３及び配線２５に通じるコンタ
クトホール２６．２７．２８を開口する。ここで、コン
タクトホール２６・・・２８は、約１．２μフル角の大
きさに設定している。また、５ＩＯ２／ＰＳＧ膜２４は
、コンタクトホール２６・・・２８の開口前に通常９５
０〜１０００℃の高温で溶融処理が施されている。然る
に、この溶融温度は、紮子の微細化を達成するために接
合深さを浅くするように、極力、低温でかつ、短時間に
設定される。このため、ＰＳＧ ＩＩａ ２４の溶融が
充分になされず、図示するように多結晶シリコンからな
る配線２６等の段差部で逆チー７９状となったシ、或は
急峻な形状になり易い。
厚さ約１声形成した。次いで、この５ｉｎ２／ＰＳＧ膜
２４にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法によυ選択的にエツチング処理を施し、Ｐチャ
ネル２ノ、Ｎチャネル２３及び配線２５に通じるコンタ
クトホール２６．２７．２８を開口する。ここで、コン
タクトホール２６・・・２８は、約１．２μフル角の大
きさに設定している。また、５ＩＯ２／ＰＳＧ膜２４は
、コンタクトホール２６・・・２８の開口前に通常９５
０〜１０００℃の高温で溶融処理が施されている。然る
に、この溶融温度は、紮子の微細化を達成するために接
合深さを浅くするように、極力、低温でかつ、短時間に
設定される。このため、ＰＳＧ ＩＩａ ２４の溶融が
充分になされず、図示するように多結晶シリコンからな
る配線２６等の段差部で逆チー７９状となったシ、或は
急峻な形状になり易い。
次に、コンタクトホール２６・・・２８を形成したＳ
ｉ Ｏ２／ ＰＳＧ膜２４の露出表面全面に、Ｗ膜２９
をスパッタリング法で厚さ約１０００Ｘ形成する（同図
（Ｂ）参照）。ここで、ｗＢ２＜２ｇの形成は、スパッ
タリング法の他にも気相成長法を用いても良い。気相成
長法の場合には、Ｗ脱２９をシリコンからなる基板の露
出表面に選択的に堆積することができるので、工穆の簡
略化を図ることができる。
ｉ Ｏ２／ ＰＳＧ膜２４の露出表面全面に、Ｗ膜２９
をスパッタリング法で厚さ約１０００Ｘ形成する（同図
（Ｂ）参照）。ここで、ｗＢ２＜２ｇの形成は、スパッ
タリング法の他にも気相成長法を用いても良い。気相成
長法の場合には、Ｗ脱２９をシリコンからなる基板の露
出表面に選択的に堆積することができるので、工穆の簡
略化を図ることができる。
Ｗ膜２９の形成後、同図（Ｃ）に示す如＜ 、 ７００
℃の熱処理を約３０分間施し、コンタクトホール２６，
２７．２８内にＷＳ １２膜３０を形成した。次いで、
未反応のＷ膜２９を王水煮沸等の化学処理で除去した。
℃の熱処理を約３０分間施し、コンタクトホール２６，
２７．２８内にＷＳ １２膜３０を形成した。次いで、
未反応のＷ膜２９を王水煮沸等の化学処理で除去した。
次に、減圧ＣＶＤ法により同図ＣＤ）に示す如く、シラ
ンガス（ＳｉＨ２）を用いてＰＳＧｇ２４を含む半導体
基板２０の表面に、基板温度を６００℃に設定して厚さ
約７０００１の多結晶シリコン膜３１を形成した。この
ときの多結晶シリコンの堆積速度は約１００ ｉ／ｍｉ
ｎであった。ここで、減圧ＣＶＤ法による多結晶シリコ
ン膜３１の形成は、まわシ込みが非常に良好であるため
、微細なコンタクトホール２６・・・２８内や逆テーパ
ーが付いている個所にも容易に多結晶シリコンを堆積で
きるものである。
ンガス（ＳｉＨ２）を用いてＰＳＧｇ２４を含む半導体
基板２０の表面に、基板温度を６００℃に設定して厚さ
約７０００１の多結晶シリコン膜３１を形成した。この
ときの多結晶シリコンの堆積速度は約１００ ｉ／ｍｉ
ｎであった。ここで、減圧ＣＶＤ法による多結晶シリコ
ン膜３１の形成は、まわシ込みが非常に良好であるため
、微細なコンタクトホール２６・・・２８内や逆テーパ
ーが付いている個所にも容易に多結晶シリコンを堆積で
きるものである。
次に、これを例えばフッ素ガスを主成分としたプラズマ
算囲気中に晒し、多結晶シリコン膜３１にエツチング処
理を施す（同図（匂参照）。
算囲気中に晒し、多結晶シリコン膜３１にエツチング処
理を施す（同図（匂参照）。
このエツチング処理によシ多結晶シリコン膜３ノを厚さ
７０００Ｘ分全部を除去し、Ｓ ＩＯ２／Ｐ ＳＧ膜２
４の凹部に多結晶シリコン充填部３２・・・３５を形成
した。なお、このエツチング処理は、等方的に行っても
良いし、或は異方的に行っても良い。
７０００Ｘ分全部を除去し、Ｓ ＩＯ２／Ｐ ＳＧ膜２
４の凹部に多結晶シリコン充填部３２・・・３５を形成
した。なお、このエツチング処理は、等方的に行っても
良いし、或は異方的に行っても良い。
次に、同図（Ｆ）に示す如く、表面が平滑になったＳ
ｉ ０２ ／ Ｐ ＳＧ膜２４上に第２導電層であるＡ
ｔ膜３６をマグネトロンスノぐツタリング法で厚さ約１
μ扉形成した。次いで、これに４５０℃のフォーミング
ガス中で３０分間熱処理を施した。
ｉ ０２ ／ Ｐ ＳＧ膜２４上に第２導電層であるＡ
ｔ膜３６をマグネトロンスノぐツタリング法で厚さ約１
μ扉形成した。次いで、これに４５０℃のフォーミング
ガス中で３０分間熱処理を施した。
この熱処理によってＡｔ膜３６と多結晶シリコン充填部
３２・・・３５との間でＡｔ−３ｔの合金化反応が起き
、ＳｌはＡｔ膜３６中に拡散し、代わりにＳｉの存在し
た領域にはＡｔが置換して入シ込み、同図（Ｇ）に示す
如く、多結晶シリコン充填部３２・・・３５及びＡｔ膜
３６をＡｔ−８＋合金膜３７として一体に同質化するこ
とができた。
３２・・・３５との間でＡｔ−３ｔの合金化反応が起き
、ＳｌはＡｔ膜３６中に拡散し、代わりにＳｉの存在し
た領域にはＡｔが置換して入シ込み、同図（Ｇ）に示す
如く、多結晶シリコン充填部３２・・・３５及びＡｔ膜
３６をＡｔ−８＋合金膜３７として一体に同質化するこ
とができた。
このようにして、局所的に設けられた多結晶シリコン充
填部３２・・・３５中のシリコフカＡｌ膜３６中に入り
込み、多結晶シリコンとアルミニウムが一体に同質化す
る。このため、所謂アロイスパイクも発生せず、しかも
新しく形成されたＡｔ−８＋合金膜３７と半導体基板２
ｏとの接触も良好となる。また、多結晶シリコン充填部
３２・・・３５は、微細なコンタクトホール２６・・・
２７中に形成され、その後、Ａｔ−３＋合金膜３７に一
体化するので、断線等による接触不良を防止して、微細
なコンタクトホール２６・・・２７がら取出電極を確実
に形成できる。その結果、高い倫頼性を有する半導体装
置を高歩留りで得ることができるものである。
填部３２・・・３５中のシリコフカＡｌ膜３６中に入り
込み、多結晶シリコンとアルミニウムが一体に同質化す
る。このため、所謂アロイスパイクも発生せず、しかも
新しく形成されたＡｔ−８＋合金膜３７と半導体基板２
ｏとの接触も良好となる。また、多結晶シリコン充填部
３２・・・３５は、微細なコンタクトホール２６・・・
２７中に形成され、その後、Ａｔ−３＋合金膜３７に一
体化するので、断線等による接触不良を防止して、微細
なコンタクトホール２６・・・２７がら取出電極を確実
に形成できる。その結果、高い倫頼性を有する半導体装
置を高歩留りで得ることができるものである。
次に、多結晶シリコン充填部３２・・・３５とＡｔ膜３
６間で起きるＡｔ−８＋の合金反応について説明する。
６間で起きるＡｔ−８＋の合金反応について説明する。
上述のように４５０℃の温度下でのＳｔのＡｔ膜３６中
への拡散速度（拡散係数Ｄ）は、８×１Ｏ−９ｃＩＩＬ
２／ｓｅｃである。このため、４５０”Ｃで３０分間熱
処理を施すとＳｉはＡｌ膜３６中に、Ｖ面＝Ｖ篩〒戸マ
育刀３０ｃｍ−＝ ３８μｍ拡散することになる。
への拡散速度（拡散係数Ｄ）は、８×１Ｏ−９ｃＩＩＬ
２／ｓｅｃである。このため、４５０”Ｃで３０分間熱
処理を施すとＳｉはＡｌ膜３６中に、Ｖ面＝Ｖ篩〒戸マ
育刀３０ｃｍ−＝ ３８μｍ拡散することになる。
換言すれば、１．２Ｘ１．２Ｘ１μｍ３のコンタクトホ
ール２６・・・２８内に埋込まれていた１、４４μηＬ
３の５Ｌ４０は、第５図に示すように、πｘ（３８）２
刈μηＬ３＝４５３４１ｔｍ３の体積４ノを持つＡｔ中
に拡散することができる。その時のＳｔの濃度は０．０
３％となる。
ール２６・・・２８内に埋込まれていた１、４４μηＬ
３の５Ｌ４０は、第５図に示すように、πｘ（３８）２
刈μηＬ３＝４５３４１ｔｍ３の体積４ノを持つＡｔ中
に拡散することができる。その時のＳｔの濃度は０．０
３％となる。
一方、４５０℃での別のＡｌ中へのＦｉＪ ｆ８１恨ｕ
、所謂二元相図から明らかなように＋０．４８ｉｆｉｔ
チである。この値はバルク中の値であり、一般に薄Ｂ’
）中であればこれよシ固溶限は増加している。また、前
述の固溶限は電歇チで示されているが、ＡｌとＳｉとで
はほとんど比重が同じであるから、はぼル量チと体積チ
とが同じであると考えて差しつかえない。っまシ、４５
０”ＣではＳｉはＡｔ膜３６中へ０．４８％まで固溶す
ることができ、かつ、ＳｉのＡｔ膜中の拡散速度が充分
に速いため、コンタクトホール２６・・・２８内に埋込
まれていた］は、全部Ａｔ膜３６中に拡散してしまい同
質化が行われる。コンタクトホール２６・・・２８内に
埋込まノしていた多結晶シリコンと半導体基板２０のＳ
ｉやダート金属を構成する多結晶シリコンとで形成され
る界面には、ＷＳ １２膜３ノからなるバリア層が形成
されているため、これらの同質化処理が過剰に行われて
も何ら影響はない。また、Ａｔ膜３０をスパッタ堆積さ
せる直前に、同一真空中で基板表面をＡｒイオンでスパ
ッタエツチングするのは、ポリシリコン表面に形成され
ている酸化物や吸着物を除去するためである。これらの
介在物が多結晶シリコン充填部３２・・・３５とＡｔ膜
３６間に存在すると、Ａｔ−８１の相互拡散が阻害され
るためである。また、多結晶シリコン充填部３２・・・
３５を形成する多結晶シリコンは、不純物がドープされ
ていないものでも良いが、不純物がドープされるとよｐ
ＡｔＡｔ膜中０中散され易くなる。
、所謂二元相図から明らかなように＋０．４８ｉｆｉｔ
チである。この値はバルク中の値であり、一般に薄Ｂ’
）中であればこれよシ固溶限は増加している。また、前
述の固溶限は電歇チで示されているが、ＡｌとＳｉとで
はほとんど比重が同じであるから、はぼル量チと体積チ
とが同じであると考えて差しつかえない。っまシ、４５
０”ＣではＳｉはＡｔ膜３６中へ０．４８％まで固溶す
ることができ、かつ、ＳｉのＡｔ膜中の拡散速度が充分
に速いため、コンタクトホール２６・・・２８内に埋込
まれていた］は、全部Ａｔ膜３６中に拡散してしまい同
質化が行われる。コンタクトホール２６・・・２８内に
埋込まノしていた多結晶シリコンと半導体基板２０のＳ
ｉやダート金属を構成する多結晶シリコンとで形成され
る界面には、ＷＳ １２膜３ノからなるバリア層が形成
されているため、これらの同質化処理が過剰に行われて
も何ら影響はない。また、Ａｔ膜３０をスパッタ堆積さ
せる直前に、同一真空中で基板表面をＡｒイオンでスパ
ッタエツチングするのは、ポリシリコン表面に形成され
ている酸化物や吸着物を除去するためである。これらの
介在物が多結晶シリコン充填部３２・・・３５とＡｔ膜
３６間に存在すると、Ａｔ−８１の相互拡散が阻害され
るためである。また、多結晶シリコン充填部３２・・・
３５を形成する多結晶シリコンは、不純物がドープされ
ていないものでも良いが、不純物がドープされるとよｐ
ＡｔＡｔ膜中０中散され易くなる。
特にポロンが不純物としてドープされていると、更に拡
散しやすくなることが経験的に確認されている。場合に
よってはポロン等の不純物がドープされた多結晶シリコ
ンで多結晶シリコン充填部３２・・・３５を形成しても
良い。
散しやすくなることが経験的に確認されている。場合に
よってはポロン等の不純物がドープされた多結晶シリコ
ンで多結晶シリコン充填部３２・・・３５を形成しても
良い。
また、コンタクトホール２６・・・２８内のＳｉをＡｔ
と完全に置換拡散させないで残存させると、ソース、ド
レイン等の拡散領域やダート金属とＡｔ膜３６で形成す
る配線との接触抵抗が高くなる問題や、エレクトロマイ
グレーションが起きる問題がある。すなわち、電気抵抗
が異なるＡｔとＳｉが接触していて、ここに高い電流密
度で直流電流を流すと、Ｓｌが熱拡散とは別にＡｔ膜３
６中に拡散（エレクトロマイグレート）する現象が発生
し、この場合にはＡｌ−８ｉ界面に空孔が生じる。この
ため接触抵抗が増大し、最後にはオープ不良を起こす。
と完全に置換拡散させないで残存させると、ソース、ド
レイン等の拡散領域やダート金属とＡｔ膜３６で形成す
る配線との接触抵抗が高くなる問題や、エレクトロマイ
グレーションが起きる問題がある。すなわち、電気抵抗
が異なるＡｔとＳｉが接触していて、ここに高い電流密
度で直流電流を流すと、Ｓｌが熱拡散とは別にＡｔ膜３
６中に拡散（エレクトロマイグレート）する現象が発生
し、この場合にはＡｌ−８ｉ界面に空孔が生じる。この
ため接触抵抗が増大し、最後にはオープ不良を起こす。
このような問題を回避するためにも、コンタクトホール
２６・・・２８内のＳｉは全部％Ａｌ−１３＋合金で同
質化させることが望ましい。その結果、長期に亘って高
い信頼性を保持することができる。
２６・・・２８内のＳｉは全部％Ａｌ−１３＋合金で同
質化させることが望ましい。その結果、長期に亘って高
い信頼性を保持することができる。
以上説明したように、本発明の主なる利点は第１導電層
上に下地層すなわち多結晶シリコンを局部的に形成した
ところにある。即ち、多結晶シリコンを全面に形成する
従来技術においては、多結晶シリコンがアルミニウムに
対し過剰にあるため、多結晶シリコン中のシリコンがア
ルミニウムに全て入り込むことはない。このためアルミ
ニウムが基板に対し、アロイスパイクを形成しない長所
を有している反面、この多結晶シリコンとアルミニウム
よりなる配線層が半導体基板と接触する部分は多結晶シ
リコンのみであるため良好な電気的接触を得ることが難
かしいものである。本発明によれば下地層例えば多結晶
シリコンが局所的に形成されている。このため、多結晶
シリコン中のシリコンが全てその後形成される第２導電
層例えばアルミニウムに入り込〜み、多結晶シリコンと
アルミニウムが一体に同質化する。従って、従来問題と
なっていたアロイース・母イクも発生せず、また、一体
同質化するため半導体基板との接触も良好となる。また
、下地層が局所的に埋め込まれるため、よシ微細なコン
タクトホールでさえも埋め込むことができる。更に、そ
の後一体に同質化するため断線等による接触不良を防止
して微細なコンタクトホールから取出電極を確実に形成
できる。その結果、高い信頼性と高歩留を有する半導体
装置を提供できるものである。
上に下地層すなわち多結晶シリコンを局部的に形成した
ところにある。即ち、多結晶シリコンを全面に形成する
従来技術においては、多結晶シリコンがアルミニウムに
対し過剰にあるため、多結晶シリコン中のシリコンがア
ルミニウムに全て入り込むことはない。このためアルミ
ニウムが基板に対し、アロイスパイクを形成しない長所
を有している反面、この多結晶シリコンとアルミニウム
よりなる配線層が半導体基板と接触する部分は多結晶シ
リコンのみであるため良好な電気的接触を得ることが難
かしいものである。本発明によれば下地層例えば多結晶
シリコンが局所的に形成されている。このため、多結晶
シリコン中のシリコンが全てその後形成される第２導電
層例えばアルミニウムに入り込〜み、多結晶シリコンと
アルミニウムが一体に同質化する。従って、従来問題と
なっていたアロイース・母イクも発生せず、また、一体
同質化するため半導体基板との接触も良好となる。また
、下地層が局所的に埋め込まれるため、よシ微細なコン
タクトホールでさえも埋め込むことができる。更に、そ
の後一体に同質化するため断線等による接触不良を防止
して微細なコンタクトホールから取出電極を確実に形成
できる。その結果、高い信頼性と高歩留を有する半導体
装置を提供できるものである。
第１図（４）乃至同図（Ｄ）は、本発明に係る半導体装
置の製造方法の実施例を工程順に示す説明図、第２図は
、本発明方法にバリア層の形′成工程を併用して得られ
た半導体装置の断面図、第３図は、本発明方法にバリア
層及び合金化促進層の形成工程を併用して得られた半導
体装置の断面図、第４図（Ａ）乃至同図（Ｇ）は、本発
明方法を相補型ＭＯ８ＩＴからなる半導体装置の製造に
適用した実施例を工程順に示す説明図、第５図は、コン
タクトホール内でのＳ＋の固溶限となる領域を示す説明
図である。 １・・・半導体基板、２・・・フィー ／レド酸化膜、
３・・・ダート電極、４・・・段差部、５・・・コンタ
クト７ｊ＝−ル、６・・・下地層、７・・・第２導電層
、８・・・電４’Ｅｚ層、９・・・バリア層、１０・・
・合金化促進層、２０・・・半導体基板％２ノ・・・Ｐ
チャネル、２２・・・ｐ−ｗｅｌｌ領域、２３−Ｎチャ
ネル１．？ ４−ｐｓｃ ｌｌ！Ｊ、２５・・・配線、
２６．２７．２８・・・コンタクトホール、２９・・・
Ｗ膜、３０・・・ＷＳ ｌ ２膜、３１・・・多結晶シ
リコン膜、３２．３３．３４．３５・・・多結晶シリコ
ン充填部、３６・・・Ａｔ膜、３７・・・Ａｔ−８膜合
金膜。 出願人代理人 弁理士 鈴 江 武 彦！ 第１図 （Ａ） （Ｂ） 第１図 （Ｄ）
置の製造方法の実施例を工程順に示す説明図、第２図は
、本発明方法にバリア層の形′成工程を併用して得られ
た半導体装置の断面図、第３図は、本発明方法にバリア
層及び合金化促進層の形成工程を併用して得られた半導
体装置の断面図、第４図（Ａ）乃至同図（Ｇ）は、本発
明方法を相補型ＭＯ８ＩＴからなる半導体装置の製造に
適用した実施例を工程順に示す説明図、第５図は、コン
タクトホール内でのＳ＋の固溶限となる領域を示す説明
図である。 １・・・半導体基板、２・・・フィー ／レド酸化膜、
３・・・ダート電極、４・・・段差部、５・・・コンタ
クト７ｊ＝−ル、６・・・下地層、７・・・第２導電層
、８・・・電４’Ｅｚ層、９・・・バリア層、１０・・
・合金化促進層、２０・・・半導体基板％２ノ・・・Ｐ
チャネル、２２・・・ｐ−ｗｅｌｌ領域、２３−Ｎチャ
ネル１．？ ４−ｐｓｃ ｌｌ！Ｊ、２５・・・配線、
２６．２７．２８・・・コンタクトホール、２９・・・
Ｗ膜、３０・・・ＷＳ ｌ ２膜、３１・・・多結晶シ
リコン膜、３２．３３．３４．３５・・・多結晶シリコ
ン充填部、３６・・・Ａｔ膜、３７・・・Ａｔ−８膜合
金膜。 出願人代理人 弁理士 鈴 江 武 彦！ 第１図 （Ａ） （Ｂ） 第１図 （Ｄ）
Claims (6)
- （１）第１導電層上に局部的に下地層を形成する工程と
、この下地層上に第２導電層を形成する工程と、前記下
地層を前記第２導電層と同質化するように加熱する工程
とを具備することを特徴とする半導体装置の製造方法。 - （２） 第１導電層上に局部的に下地層を形成する工程
は、第１導電層上にこの第１導電層を露出する凹部を少
くとも備えた絶縁層を形成し、前記第１導電層の露出部
分を含む前記絶縁層全面に下地層を形成し、この下地層
を表面から所 ３定厚除去して前記凹部に前記下地層を
残存させ、それ以外の前記下地層を除去する工程である
ことを特徴とする特許 の半導体装置の製造方法。 - （３）第１導電層が半導体基板であることを特徴とする
前記特許請求の範囲第１項または第２項記載の半導体装
置の製造方法。 - （４）下地層の材質がシリコン、或いはアルミニウムと
同質化する元素で構成されていることを特徴とする特許
請求の範囲第１項乃至＠３項のいずれか記載の半導体装
置の製造方法。 - （５）第２導電層の材質が、アルミニウムまたはアルミ
ニウム合金で構成されていることを特徴とする特許請求
の範囲第１項乃至第４項のいずれか記載の半導体装置の
製造方法。 - （６） 凹部内に下地層及び第２導電層との反応を制御
するバリア層が形成されていることを特徴とする特許請
求の範囲第２項乃至第５項のいずれか記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154307A JPS6046024A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154307A JPS6046024A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046024A true JPS6046024A (ja) | 1985-03-12 |
| JPH0562456B2 JPH0562456B2 (ja) | 1993-09-08 |
Family
ID=15581254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154307A Granted JPS6046024A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046024A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222224A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6235539A (ja) * | 1985-08-08 | 1987-02-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62235730A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6315418A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0290610A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路の製造方法 |
| US6071810A (en) * | 1996-12-24 | 2000-06-06 | Kabushiki Kaisha Toshiba | Method of filling contact holes and wiring grooves of a semiconductor device |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| US7399677B2 (en) | 2003-03-31 | 2008-07-15 | Rohm Co., Ltd. | Method for manufacturing semiconductor with low resistance region |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998578A (ja) * | 1973-01-22 | 1974-09-18 | ||
| JPS5280966A (en) * | 1975-12-20 | 1977-07-07 | Taiu Ri | Method of forming decoration edge of blanket |
| JPS5380966A (en) * | 1976-12-27 | 1978-07-17 | Hitachi Ltd | Manufacture of electrode fdr semiconductor device |
-
1983
- 1983-08-24 JP JP58154307A patent/JPS6046024A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998578A (ja) * | 1973-01-22 | 1974-09-18 | ||
| JPS5280966A (en) * | 1975-12-20 | 1977-07-07 | Taiu Ri | Method of forming decoration edge of blanket |
| JPS5380966A (en) * | 1976-12-27 | 1978-07-17 | Hitachi Ltd | Manufacture of electrode fdr semiconductor device |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222224A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6235539A (ja) * | 1985-08-08 | 1987-02-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62235730A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6315418A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6482620A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Manufacture of semiconductor device |
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| US6071810A (en) * | 1996-12-24 | 2000-06-06 | Kabushiki Kaisha Toshiba | Method of filling contact holes and wiring grooves of a semiconductor device |
| US6440843B1 (en) | 1996-12-24 | 2002-08-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6673704B2 (en) | 1996-12-24 | 2004-01-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6946387B2 (en) | 1996-12-24 | 2005-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7399677B2 (en) | 2003-03-31 | 2008-07-15 | Rohm Co., Ltd. | Method for manufacturing semiconductor with low resistance region |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562456B2 (ja) | 1993-09-08 |
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