JPS6315465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6315465A JPS6315465A JP16007886A JP16007886A JPS6315465A JP S6315465 A JPS6315465 A JP S6315465A JP 16007886 A JP16007886 A JP 16007886A JP 16007886 A JP16007886 A JP 16007886A JP S6315465 A JPS6315465 A JP S6315465A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電極側面に側壁膜を有する半導体装置の製造方
法に関する０ 〔従来の技術〕 ＭＯ８′ｖＩＬ界効果トランジスタの短チャンネル化に
伴なってドレイン電界が高まる之め、ゲート酸化１１１
中へ、ホットキャリアが注入さｎ、経時的な特性劣化を
生じる。特に、ホットエレクトロン注入によるＮチャン
ネルトランジスタの閾値電圧Ｖ丁や相互コンダクタンス
ｇｍ等の特性変動は著しい。
法に関する０ 〔従来の技術〕 ＭＯ８′ｖＩＬ界効果トランジスタの短チャンネル化に
伴なってドレイン電界が高まる之め、ゲート酸化１１１
中へ、ホットキャリアが注入さｎ、経時的な特性劣化を
生じる。特に、ホットエレクトロン注入によるＮチャン
ネルトランジスタの閾値電圧Ｖ丁や相互コンダクタンス
ｇｍ等の特性変動は著しい。
素子構造全改良してドレイン電界全緩和し、ホットキャ
リアーの注入を少なくする方法の代表的なも（ＤＫ＠４
図（ａ） 、 （ｂ）Ｋ示す工うなＬＤＤ（低濃度ドレ
イ：／ ： Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
） ＊造がある。
リアーの注入を少なくする方法の代表的なも（ＤＫ＠４
図（ａ） 、 （ｂ）Ｋ示す工うなＬＤＤ（低濃度ドレ
イ：／ ： Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
） ＊造がある。
先ず、第４図（ａ）に示す工うに、従米知ら扛ている方
法で、シリコン基板１の表面にフィールド酸化膜７、ゲ
ート酸化膜７′ゲート寛極２である多結晶シリコン層を
形成する。次いでπ層４會フィールド酸化廖７と多結晶
シリコン層のゲート′ｔｌＬ憔２とｔマスクとしてイオ
ン注入にエフ形成する。その後、ＣＶＤ（化学的気相成
長＠ Ｃｈｅｍｉｃａｌ −Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ ）とＲＩＥ（反応性イオンエツチング：
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ） ｋ用
いてゲート電極２の側面に選択的酸化膜３全形反する（
通常こ扛をサイドフォールと呼ぶ）。欠ｌ／ｃ％第４図
（ｂ）に示すＬうに、フィールド酸化膜７とゲ−ト′（
！ｊ ％ ２と酸化膜３とをマスクとしてイオン注入等
でｎ＋層５を形成する。このようにして、ｎ一層４が実
質的なソース・ドレイン間の電圧ケ低くし、ゲート酸化
膜へのホットキャリアの注入を抑えるＬＤＤ構造のＭＯ
Ｓ を界効果トランジスタが得らｎる。
法で、シリコン基板１の表面にフィールド酸化膜７、ゲ
ート酸化膜７′ゲート寛極２である多結晶シリコン層を
形成する。次いでπ層４會フィールド酸化廖７と多結晶
シリコン層のゲート′ｔｌＬ憔２とｔマスクとしてイオ
ン注入にエフ形成する。その後、ＣＶＤ（化学的気相成
長＠ Ｃｈｅｍｉｃａｌ −Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ ）とＲＩＥ（反応性イオンエツチング：
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ） ｋ用
いてゲート電極２の側面に選択的酸化膜３全形反する（
通常こ扛をサイドフォールと呼ぶ）。欠ｌ／ｃ％第４図
（ｂ）に示すＬうに、フィールド酸化膜７とゲ−ト′（
！ｊ ％ ２と酸化膜３とをマスクとしてイオン注入等
でｎ＋層５を形成する。このようにして、ｎ一層４が実
質的なソース・ドレイン間の電圧ケ低くし、ゲート酸化
膜へのホットキャリアの注入を抑えるＬＤＤ構造のＭＯ
Ｓ を界効果トランジスタが得らｎる。
上述し７ｃＬＤＤ構造のＭＯ８型電界効果トランジスタ
においては、サイドウオール３の形成は量産上のＣｖＤ
酸化膜の膜厚のばらつき、異方性イオンエツチングのウ
ェーへ内エツチングばらつき等ｋＪ慮し、異方性イオン
エツチングをどうしても余分に行なわなけｎばならない
。しかし、このオーバーエツチングの際、ソース、ドレ
イン領域を有するシリコン基板がエツチングさｎ１ソー
ス。
においては、サイドウオール３の形成は量産上のＣｖＤ
酸化膜の膜厚のばらつき、異方性イオンエツチングのウ
ェーへ内エツチングばらつき等ｋＪ慮し、異方性イオン
エツチングをどうしても余分に行なわなけｎばならない
。しかし、このオーバーエツチングの際、ソース、ドレ
イン領域を有するシリコン基板がエツチングさｎ１ソー
ス。
ドレインのジャンクシ冒ンリークの原因となる。
こｎ、ａ異方性イオンエツチングによる側壁形成工程に
於いて、下地シリコン基板をイオンラジカル等に工Ｖ損
傷し、かつ、半導体にとって好ましくない金塊原子等上
表面に注入してしまい、後の熱処理工程にＬｖ活性化さ
ｎ、この活性化さｎた不純物原子と前述の基板損傷と複
合して接合リークの原因となる。異方性イオンエッチフ
グで導入される損傷、欠陥は基板表面から深さ約０．１
μｍ程度までの範囲に存在すると考えらｎている。また
、ＬＤＤ構造を有するＭＯＳトランジスタにおいてその
接合リーク奮起こしている箇所を調量したところ、リー
クしている場所１１は第３図に示す工うにソース・ドレ
イン拡散層５の平面部でなく、フィールド酸化膜７と拡
散層５との端部であることが明らかになった。
於いて、下地シリコン基板をイオンラジカル等に工Ｖ損
傷し、かつ、半導体にとって好ましくない金塊原子等上
表面に注入してしまい、後の熱処理工程にＬｖ活性化さ
ｎ、この活性化さｎた不純物原子と前述の基板損傷と複
合して接合リークの原因となる。異方性イオンエッチフ
グで導入される損傷、欠陥は基板表面から深さ約０．１
μｍ程度までの範囲に存在すると考えらｎている。また
、ＬＤＤ構造を有するＭＯＳトランジスタにおいてその
接合リーク奮起こしている箇所を調量したところ、リー
クしている場所１１は第３図に示す工うにソース・ドレ
イン拡散層５の平面部でなく、フィールド酸化膜７と拡
散層５との端部であることが明らかになった。
これはサイドウオール形匠時にＣＶＤ酸化膜３の膜厚ば
らつきを考慮して余分にエツチングを行なうのでフィー
ルド酸化膜７も一部エッチングさｎ、その端部の基板表
面があらたに露出しこの部分にも欠陥が導入さｎるから
である。欠陥は、露出した基板面だけでなく一部フイー
ルド酸化膜下にも形成さｎる。
らつきを考慮して余分にエツチングを行なうのでフィー
ルド酸化膜７も一部エッチングさｎ、その端部の基板表
面があらたに露出しこの部分にも欠陥が導入さｎるから
である。欠陥は、露出した基板面だけでなく一部フイー
ルド酸化膜下にも形成さｎる。
ＣＶＤ酸化膜３のサイドウオール形成後ｎ 層５ｔ−ヒ
素イオン注入で形成すると、ヒ素の拡散係数が小さいこ
とと、イオン注入法の一方向性から、イオン注入後、熱
処理を行なってもほとんど不純物であるヒ素ハ構方向へ
拡散しない。従って、フィールド酸化Ｖｉｉ７の端部で
はｎ 接合深さが欠陥領域よりも十分深くならず、接合
領域に欠陥が存在し、こｎが接合リークの原因となる。
素イオン注入で形成すると、ヒ素の拡散係数が小さいこ
とと、イオン注入法の一方向性から、イオン注入後、熱
処理を行なってもほとんど不純物であるヒ素ハ構方向へ
拡散しない。従って、フィールド酸化Ｖｉｉ７の端部で
はｎ 接合深さが欠陥領域よりも十分深くならず、接合
領域に欠陥が存在し、こｎが接合リークの原因となる。
拡散層５の平面部での接合リークについては、ヒ素イオ
ン注入エネルギーを高くすｎば表面の欠陥から十分離ｎ
た深い位置に接合を形成できるのでリークは抑えること
が可能である。
ン注入エネルギーを高くすｎば表面の欠陥から十分離ｎ
た深い位置に接合を形成できるのでリークは抑えること
が可能である。
一方ｓｖ／イオン注入で０層５を形成すればリンの拡散
係数はヒ素のそｎエフも２桁大きく後熱処理で十分横方
向拡散するので欠陥の存在する位置工りも十分離れ友所
に接合ができ、接合リークが低減できるがｎ拡散層５の
横方向拡散が大きいため％実効チャンネル長が短くなり
、パンチスルー耐圧が低下するのでトランジスタのｅ細
化には適さない。
係数はヒ素のそｎエフも２桁大きく後熱処理で十分横方
向拡散するので欠陥の存在する位置工りも十分離れ友所
に接合ができ、接合リークが低減できるがｎ拡散層５の
横方向拡散が大きいため％実効チャンネル長が短くなり
、パンチスルー耐圧が低下するのでトランジスタのｅ細
化には適さない。
本発明は前述の問題点の全解決すべく″ａＬ他側面に形
成し次側壁に自己整合に浅い高濃度拡散層金形底し、次
いでこの高＃に度拡散層を包含するように低ＩＩｋ度拡
散層を形成し、接合リークを無くすものである。
成し次側壁に自己整合に浅い高濃度拡散層金形底し、次
いでこの高＃に度拡散層を包含するように低ＩＩｋ度拡
散層を形成し、接合リークを無くすものである。
次に１本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例ｋＷ５Ｌ明す
る友めに工程順に示し次断面図である。先ず、第１図（
ａ）に示すように、Ｐ型シリコン基板１にゲート酸化膜
７′とフィールド酸化１１１１７とゲート酸化膜７′上
の多結晶シリコンからなるゲート電極２とを形成し、フ
ィールド酸化膜７とグー＋１億２とをマスクとしてイオ
ン注入でｎ一層４′？を形成する。次いで、このｎ一層
４上にＣＶＤ２化膜金形成し之後、異方性イオンエツチ
ングしてサイドウオール３を形成する。次に第４図（ｂ
）に示す工うにＮ 層５をヒ素、注入ｉ １ Ｘ １０
” 〜Ｉ Ｘ １０ ”ｃｍ” 、打込みエネルギー
５０〜１００ＫｅＶの条件で形成する０次に第４図（ｃ
）に示す工うに前記Ｎ 拡散層５を包含するように低娘
度拡散層６を形成する。低濃度拡散層６は例えばリン注
入ｍ Ｉ Ｘ １０” 〜５×１０ 打込エネルギ１
００ＫｅＶ 〜１５０ＫｅＶの条件で形成する。次に９
００〜９５０℃で熱処理を行ない低！１度層６″ｆ：押
込み、低濃度拡散層６の深さ！ ０．２〜０．３μｍに
する。この時、低濃度拡散層６の横広がりは０．１〜０
．２μｍになる。この時ｎ＋層５はヒ素で形成されてお
り拡散係数がリンエフも２桁はど小さいのでこの熱処理
ではほとんど横方向には拡散せず拡散層深さは０．１〜
０．２μｍ程度である。一方低濃度拡散層６の横方向へ
の拡がりによるトランジスタ特性の劣化、例えばバンチ
スルー耐圧の低下、シ１−トチヤンネル効果によるＶ丁
低下等ニ、トランジスタのチャンネル長に応じてサイド
ウオール幅および低濃度拡散層６の不純物Ｉ＃＃を最適
化することにＬＩ）問題なくすることができる。尚１本
発明の例では、チャンネル長１μｍＮチャンネルトラン
ジスタでサイドウオール０．３５ｊＪｍｎ層の表面ａｍ
が約ｌＸｌ０”５；７である。
る友めに工程順に示し次断面図である。先ず、第１図（
ａ）に示すように、Ｐ型シリコン基板１にゲート酸化膜
７′とフィールド酸化１１１１７とゲート酸化膜７′上
の多結晶シリコンからなるゲート電極２とを形成し、フ
ィールド酸化膜７とグー＋１億２とをマスクとしてイオ
ン注入でｎ一層４′？を形成する。次いで、このｎ一層
４上にＣＶＤ２化膜金形成し之後、異方性イオンエツチ
ングしてサイドウオール３を形成する。次に第４図（ｂ
）に示す工うにＮ 層５をヒ素、注入ｉ １ Ｘ １０
” 〜Ｉ Ｘ １０ ”ｃｍ” 、打込みエネルギー
５０〜１００ＫｅＶの条件で形成する０次に第４図（ｃ
）に示す工うに前記Ｎ 拡散層５を包含するように低娘
度拡散層６を形成する。低濃度拡散層６は例えばリン注
入ｍ Ｉ Ｘ １０” 〜５×１０ 打込エネルギ１
００ＫｅＶ 〜１５０ＫｅＶの条件で形成する。次に９
００〜９５０℃で熱処理を行ない低！１度層６″ｆ：押
込み、低濃度拡散層６の深さ！ ０．２〜０．３μｍに
する。この時、低濃度拡散層６の横広がりは０．１〜０
．２μｍになる。この時ｎ＋層５はヒ素で形成されてお
り拡散係数がリンエフも２桁はど小さいのでこの熱処理
ではほとんど横方向には拡散せず拡散層深さは０．１〜
０．２μｍ程度である。一方低濃度拡散層６の横方向へ
の拡がりによるトランジスタ特性の劣化、例えばバンチ
スルー耐圧の低下、シ１−トチヤンネル効果によるＶ丁
低下等ニ、トランジスタのチャンネル長に応じてサイド
ウオール幅および低濃度拡散層６の不純物Ｉ＃＃を最適
化することにＬＩ）問題なくすることができる。尚１本
発明の例では、チャンネル長１μｍＮチャンネルトラン
ジスタでサイドウオール０．３５ｊＪｍｎ層の表面ａｍ
が約ｌＸｌ０”５；７である。
本発明の製造方法に工ｎば接合リークを防止するのに効
果がある他、基板とれ十拡散層底面に渡って低濃度拡散
層があるため、基板と拡散層間の接合容量の低減や接合
耐圧の向上が図ら扛る特徴を有する。
果がある他、基板とれ十拡散層底面に渡って低濃度拡散
層があるため、基板と拡散層間の接合容量の低減や接合
耐圧の向上が図ら扛る特徴を有する。
〔実施例２〕
第２図（ａ）（ｂ）は本発明の他の実施例の縦断面図で
ある。この実施例は本発明の製造方法をＮＰＮバイポー
ラトランジスタに適用し比ものでるる。まず、第２図（
ａ）に示すＬうにＮ型不純物、例えばヒ素を含む多結晶
シリコンをエミッタ電極８とし、その下にエミッタ領域
９を形成する。このエミッタ電極８の側面にＣＶＤ酸化
狭全成長し、異方性イオンエツチングを行なうことにエ
フ側壁３會形成する。この場合１１ｔｌＩ壁の幅がベー
ス幅になる。次に高濃度のコレクタ′Ｉｔ極を取ジ出し
用のｎ 層５を形成するため、Ｎ型不純物、例えばヒ素
ケイオン注入する。次に、異方性イオンエツチングで基
板表面に導入さｎた損傷にＬる接合リーク発生全防止す
るため、第２図（ｂ）に示す工うに、低＠度のＮ型拡散
層６ ｉ ｎ 層５全包含するように例えばリンのイ
オン注入で形成し友１９００℃〜９５０°Ｃの熱処理を
行ない低濃度拡散層６を拡散させる。
ある。この実施例は本発明の製造方法をＮＰＮバイポー
ラトランジスタに適用し比ものでるる。まず、第２図（
ａ）に示すＬうにＮ型不純物、例えばヒ素を含む多結晶
シリコンをエミッタ電極８とし、その下にエミッタ領域
９を形成する。このエミッタ電極８の側面にＣＶＤ酸化
狭全成長し、異方性イオンエツチングを行なうことにエ
フ側壁３會形成する。この場合１１ｔｌＩ壁の幅がベー
ス幅になる。次に高濃度のコレクタ′Ｉｔ極を取ジ出し
用のｎ 層５を形成するため、Ｎ型不純物、例えばヒ素
ケイオン注入する。次に、異方性イオンエツチングで基
板表面に導入さｎた損傷にＬる接合リーク発生全防止す
るため、第２図（ｂ）に示す工うに、低＠度のＮ型拡散
層６ ｉ ｎ 層５全包含するように例えばリンのイ
オン注入で形成し友１９００℃〜９５０°Ｃの熱処理を
行ない低濃度拡散層６を拡散させる。
高濃度お工び低濃度ｎ 層５，６ｔ−形成する友めのイ
オン圧入条件は第１図の一実施例と同様の範囲の条件で
工い。
オン圧入条件は第１図の一実施例と同様の範囲の条件で
工い。
〔発明の効果〕
以上説明した工うに、本発明にゲート電極の側面に絶縁
物の側壁を形成し７ｃ後、この側壁に自己整合に浅い高
濃度拡散層全形成し、次に高濃度拡散層を包含するよう
に低濃度拡散層を形成することにエフ、電極側面に側壁
を有し、かつ接合ＩＪ −りの発生がなく高歩留、高信
頼度の半導体装置が得らｎる。
物の側壁を形成し７ｃ後、この側壁に自己整合に浅い高
濃度拡散層全形成し、次に高濃度拡散層を包含するよう
に低濃度拡散層を形成することにエフ、電極側面に側壁
を有し、かつ接合ＩＪ −りの発生がなく高歩留、高信
頼度の半導体装置が得らｎる。
第１図（ａ） ＝ （ｂ） 、（ｃ）は本発明の一実施
例による製造方法全製造工程順に示す縦断面図、８２図
（ａ）。 （ｂ）は本発明の他の実り例を製造工程ｉ１貝に示す縦
断面図、第３図は従来技術の不具合全祝明するための縦
断面図、第４図（ａ） 、 （ｂ）は従来技術による製
造方法全製造工程：：ｈｌに示す縦断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲートｉ
ｄ極、３・・・・・・サイド９オール、４・・・・・・
ｎ一層、５・・・・・・ｎ 層、６・・・・・・ｎ型低
濃度拡散層、７・・・・・・フィールド酸化膜、８・・
・・・・エミッタ電極、９・・・・・・エミッタ領域、
１０・・・・・・異方性イオンエツチング基板表面に導
入さｎた損傷、欠陥部、１１・・・・・・接合リーク部
。 代理人 弁理士 内 原 晋７：７ｔ−Ｊム
Ｆ：藤布膜
例による製造方法全製造工程順に示す縦断面図、８２図
（ａ）。 （ｂ）は本発明の他の実り例を製造工程ｉ１貝に示す縦
断面図、第３図は従来技術の不具合全祝明するための縦
断面図、第４図（ａ） 、 （ｂ）は従来技術による製
造方法全製造工程：：ｈｌに示す縦断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲートｉ
ｄ極、３・・・・・・サイド９オール、４・・・・・・
ｎ一層、５・・・・・・ｎ 層、６・・・・・・ｎ型低
濃度拡散層、７・・・・・・フィールド酸化膜、８・・
・・・・エミッタ電極、９・・・・・・エミッタ領域、
１０・・・・・・異方性イオンエツチング基板表面に導
入さｎた損傷、欠陥部、１１・・・・・・接合リーク部
。 代理人 弁理士 内 原 晋７：７ｔ−Ｊム
Ｆ：藤布膜
Claims (1)
- 半導体基板上に形成された電極側面に絶縁物の側壁を形
成する工程と、該側壁に端部が整合するように浅い高濃
度領域を形成する工程と、該高濃度領域を包含するよう
に、前記高濃度領域と同じ導電型の低濃度領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16007886A JPS6315465A (ja) | 1986-07-07 | 1986-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16007886A JPS6315465A (ja) | 1986-07-07 | 1986-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315465A true JPS6315465A (ja) | 1988-01-22 |
Family
ID=15707397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16007886A Pending JPS6315465A (ja) | 1986-07-07 | 1986-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315465A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136376A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6113668A (ja) * | 1984-06-29 | 1986-01-21 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-07-07 JP JP16007886A patent/JPS6315465A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136376A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6113668A (ja) * | 1984-06-29 | 1986-01-21 | Hitachi Ltd | 半導体装置 |
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