JPS6315520A - Interface circuit - Google Patents

Interface circuit

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JPS6315520A
JPS6315520A JP61160260A JP16026086A JPS6315520A JP S6315520 A JPS6315520 A JP S6315520A JP 61160260 A JP61160260 A JP 61160260A JP 16026086 A JP16026086 A JP 16026086A JP S6315520 A JPS6315520 A JP S6315520A
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Japan
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logic
signal
ecl
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JP61160260A
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Japanese (ja)
Inventor
Shuji Ogawa
修治 小川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract

PURPOSE:To contrive to convert a logic amplitude and a logic level of a C-MOS into a logic amplitude and a logic level of an ECL respectively, and to output the result and to make the operation stable with a high speed by using a current switching type switch and a differential amplifier circuit. CONSTITUTION:The current switching type switch 3 consists of a unipolar transistor (TR), is switched by an input digital signal of the logic amplitude and the logic level of the C-MOS to output the 2nd digital signal of the ECL logic amplitude and logic level. A differential amplifier circuit 5 amplifies differentially a reference signal selected to an intermediate level between the high and low level of the output signal of the switch 3 and the output signal of the switch 3, respectively, to output the signal of the ECL logic amplitude and logic level. The effect of noise onto the ECL circuit is reduced by converting the input signal into the 2nd signal in such a way. The high level of the 2nd signal is the ECL high level input voltage and the low level is equal to the ECL low level input voltage. In supplying the 2nd signal to the differential amplifier circuit 5, the transmission of a switching noise to the post-stage is prevented, the logic is stabilized and inverted output are attained.

Description

【発明の詳細な説明】 〔概要〕 本発明はインターフェイス回路において、電流切換型ス
イッチを用いることにより、Ｃ−ＭＯＳの論理振幅、論
理レベルをＥＣＬ（ｔｗｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　
Ｌｏｇｉｃ　）の論１１１Ｂ幅、論理レベルに変換して
出力するようにしたものである。[Detailed Description of the Invention] [Summary] The present invention uses a current switching type switch in an interface circuit to control the logic amplitude and logic level of C-MOS using ECL (twitter coupled
Logic), it is converted to a logic 111B width and logic level and output.

〔産業上の利用分野〕[Industrial application field]

本発明は第１の論理振幅、論理レベルを第２の論理振幅
、論理レベルに変換して出力するインターフェイス回路
に関する。The present invention relates to an interface circuit that converts a first logic amplitude and logic level into a second logic amplitude and logic level and outputs the converted signal.

各種のディジタルＩＣ（集積回路）が従来より知られて
いるが、周知の如く、各々のローレベル人力型ｆｆ：Ｖ
＋し、ハイレベル入力電圧Ｖ　Ｉ　Ｈ、ローレベル出力
電圧ＶＯＬ、ハイレベル出力電圧ＶＯＨは夫々同一では
なく、各ディジタルＩＣ固有の値に選定されである。こ
のため、異なるディジタルＩＣを接続するときは、入力
電圧を出力側のディジタルＩＣ固有の論理レベル、論［
ＩＪＩ振幅に変換して出力するためのインターフェイス
回路が必要となる。Various digital ICs (integrated circuits) have been known for a long time, and as is well known, each low-level manual type ff:V
The high-level input voltage V I H, the low-level output voltage VOL, and the high-level output voltage VOH are not the same, but are selected to values unique to each digital IC. Therefore, when connecting different digital ICs, the input voltage must be set to the logic level specific to the output digital IC.
An interface circuit is required to convert it into IJI amplitude and output it.

〔従来の技術〕[Conventional technology]

従来よりＣ−ＭＯ８回路はＴＴＩ−回路つＥＣＬ回路に
比し消費電力は小さいが高速性能では劣っていたが、近
年、ゲート酸化膜を薄膜化するなどの改良が加えられて
高速のＣ−ＭＯ８回路が現われてきた。この高速のＣ−
ＭＯ８回路は万年ＥＣＬ回路程度まで高速化が図れるよ
うになった。Conventionally, C-MO8 circuits have lower power consumption than TTI-circuits and ECL circuits, but are inferior in high-speed performance.However, in recent years, improvements such as thinning the gate oxide film have been made, and high-speed C-MO8 circuits have been developed. A circuit has appeared. This high speed C-
MO8 circuits can now achieve speeds up to the same level as permanent ECL circuits.

そのため、最近になってＣ−ＭＯ３回路の特長である低
消費電力及び高集積度の利点を牛かしつつ、高速な回路
を実現するべく、Ｃ−ＭＯ８回路から取り出された論理
信号をＥＣＬ回路の論理信号に変換するような回路構成
をとることが考えられるようになってきた。Therefore, recently, in order to realize a high-speed circuit while taking advantage of the advantages of low power consumption and high integration, which are the features of the C-MO3 circuit, the logic signals extracted from the C-MO8 circuit are transferred to the ECL circuit. It has become conceivable to have a circuit configuration that converts the signal into a logical signal.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかるに、外部からＣ−ＭＯＳの論理レベル、論理振幅
で入来する入力電圧を、内部のＥＣＬ回路のＥＣＬ論理
レベル、論理振幅に変換するのは、従来、雑音余裕など
の点からみても直接変換するのは困難であった。However, converting the input voltage input from the outside at the logic level and logic amplitude of the C-MOS into the ECL logic level and logic amplitude of the internal ECL circuit has traditionally been a direct conversion method in terms of noise margin. It was difficult to do so.

本発明は上記の点に鑑みて０１作されたもので、安定に
Ｃ−ＭＯＳの論理レベル、論理振幅をＥＣＬの論理レベ
ル、論理振幅に変換し得るインターフェイス回路を提供
することを目的とする。The present invention was created in view of the above points, and an object of the present invention is to provide an interface circuit that can stably convert the logic level and logic amplitude of C-MOS into the logic level and logic amplitude of ECL.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のインターフェイス回路は、Ｃ−ＭＯＳの論理振
幅、論理レベルの入力ディジタル信号によりスイッチン
グされてＥＣＬの論理振幅、論理レベルのディジタル信
号を出力するユニポーラトランジスタよりなる電流切換
型スイッチと、電流切換型スイッチの出力ディジタル信
号のハイレベルとローレベルの中間の直に選定された基
準Ｃ’ｉ号と電流切換型スイッチの出力信号とを夫々差
動増幅してＥＣＬの論理振幅、論理レベルの信号を出力
する差動増幅回路とからなる。The interface circuit of the present invention includes a current switching type switch made of a unipolar transistor that is switched by an input digital signal of C-MOS logic amplitude and logic level and outputting an ECL logic amplitude and logic level digital signal; The reference C'i selected directly between the high level and low level of the output digital signal of the switch and the output signal of the current switching type switch are differentially amplified to obtain the logic amplitude and logic level signal of the ECL. It consists of a differential amplifier circuit for output.

〔作用〕[Effect]

Ｃ−ＭＯＳレベルの入力ディジタル信号は電流切換型ス
イッチに供給され、ここでその論理レベルに応じてスイ
ッチングされ、第２のディジタル信号に変換される。こ
れは、Ｃ−ＭＯＳの論理振幅はＥＣＬのそれよりもかな
り大であるので、ノイズのＥＣＬ回路への影響を小さく
するためである。この第２のディジタル信号のハイレベ
ルはＥＣＬのハイレベル入力電圧であり、ローレベルは
ＥＣＬのローレベル入力電圧に等しい。The C-MOS level input digital signal is supplied to the current switching type switch, where it is switched according to its logic level and converted into a second digital signal. This is to reduce the influence of noise on the ECL circuit, since the logic amplitude of C-MOS is considerably larger than that of ECL. The high level of this second digital signal is the high level input voltage of the ECL, and the low level of this second digital signal is equal to the low level input voltage of the ECL.

この第２のディジタル信号は差動増幅回路に供給される
。これは、上記電流切換型スイッチによるスイッチング
ノイズを後段へ伝達しないためと、論理を安定にし、か
つ反転出力を可能にするためである。差動増幅回路によ
り、所定レベルの基準信号と差動増幅された信号は９尚
駆動能力を高めるため接続されたエミッタフォ［１ワト
ランジスタを介して出力端子へ出力される。この出力信
号はＥＣＬの論理振幅、論理レベルを有している。This second digital signal is supplied to a differential amplifier circuit. This is to prevent switching noise caused by the current switching type switch from being transmitted to the subsequent stage, to stabilize the logic, and to enable inverted output. The differential amplification circuit outputs the reference signal at a predetermined level and the differentially amplified signal to the output terminal via an emitter transistor connected to increase the driving capability. This output signal has a logic amplitude and a logic level of ECL.

〔実施例〕〔Example〕

図は本発明の一実施例の回路図を示す。ＰヂャンネルＭ
Ｏ８形電界効果トランジスタ（ＦＥＴ）Ｑ＋及びＮｆヤ
ンネルＭＯ３形ＦＥＴＱ２の両ドレインは共通に接続さ
れ、またＱｌのゲートは電源電圧ＶＥＥの入力端子に接
続され、更にＱｌのゲートは入力端子１に接続されてい
る。また、ＮヂャンネルＭＯ８形ＦＥＴＱ３及びＱ４の
両ゲートは第１の基準電圧Ｖ　　　入力端子２に共通に
ｒａｔ　。The figure shows a circuit diagram of an embodiment of the invention. P channel M
Both drains of the O8 type field effect transistor (FET) Q+ and the Nf channel MO3 type FET Q2 are connected in common, and the gate of Ql is connected to the input terminal of the power supply voltage VEE, and the gate of Ql is further connected to the input terminal 1. ing. Further, both gates of the N-channel MO8 type FETs Q3 and Q4 are connected to the first reference voltage V input terminal 2 in common.

接続されており、かつ、それらの両ソースは７ＨＢ電圧
ＶＥＥの入力端子に接続されている。また、Ｑｌのソー
スはＱ３のドレインに接続されている。and both of their sources are connected to the input terminal of the 7HB voltage VEE. Further, the source of Ql is connected to the drain of Q3.

ＭＯ８形ＦＥＴＱ＋〜Ｑ４は入力端子１の入力ディジタ
ル信号に応じてスイッチングを行なう電流切換型スイッ
チ３を構成している。The MO8 type FETs Q+ to Q4 constitute a current switching type switch 3 that performs switching according to the input digital signal at the input terminal 1.

上記のＭＯ８形ＦＥＴＱ＋及びＱｌの両ドレインはＮＰ
ＮトランジスタＱ５のベースとＭＯ３形ＦＥＴＱ４のド
レインとに夫々接続されている。Both drains of the above MO8 type FET Q+ and Ql are NP
The base of the N transistor Q5 and the drain of the MO3 type FET Q4 are respectively connected.

ＮＰＮトランジスタＱｓ　、　Ｑ７　、それらのコレク
タＦＪ向抵抗Ｒ２＋　Ｒ３＊定電流源４は差動増幅回路
５を構成している。！−ランジスタＱ６のベースはトラ
ンジスタＱ５のエミッタと抵抗Ｒ＋　との接続点に接続
されている。トランジスタＱ７のベースにはパノノ端子
６を介して第２の基準電尺■　　　が印加される。The NPN transistors Qs, Q7 and their collector FJ resistors R2+R3*constant current source 4 constitute a differential amplifier circuit 5. ! - The base of transistor Q6 is connected to the connection point between the emitter of transistor Q5 and resistor R+. A second reference voltage (2) is applied to the base of the transistor Q7 via the pano terminal 6.

ｒｅ４２ この第２の基準電圧Ｖｒｅｆ２は、ＥＣＬのハイレベル
電圧である約−０，８Ｖと、ＥＣＬのローレベル電圧で
ある約−１，ＩＶとの中間の電圧よりざらにトランジス
タＱ５のベース・エミッタ間電圧Ｖ８εだけレベルシフ
トした電圧に没定されである。re42 This second reference voltage Vref2 is approximately between the base emitter of transistor Q5 and the voltage between the ECL high level voltage of approximately -0.8V and the ECL low level voltage of approximately -1.IV. The voltage is set to a voltage whose level is shifted by the voltage V8ε.

また、抵抗Ｒ２、Ｒ３の各一端とトランジスタＱ５のコ
レクタと、ＦＥＴＱ＋のソースに夫々印加される電源電
圧Ｖｃｃ＋は例えばＯｖに選定されており、一方、前記
電源電圧ＶＥＥは例えば−５，２Ｖに選定されである。Further, the power supply voltage Vcc+ applied to one end of each of the resistors R2 and R3, the collector of the transistor Q5, and the source of the FET Q+ is selected to be, for example, Ov, while the power supply voltage VEE is selected to be, for example, -5.2V. It is.

トランジスタＱ７のコレクタと抵抗Ｒ３との接続点に、
そのベースが接続されているＮＰＮトランジスタＱ８は
、そのエミッタが出力端子７及び抵抗Ｒ４に接続されて
おり、そのコレクタが電源電圧Ｖｃ　Ｃ２の入力端子に
接続されている。この電源電圧Ｖｃ　ｃ　ｚはＶｃｃ＋
　と同電位のＯＶであるが、電源ノイズによる影響を防
止する等の理由からＶｃｃ＋とは別の電圧源から取り出
される。At the connection point between the collector of transistor Q7 and resistor R3,
The NPN transistor Q8 has its base connected, its emitter connected to the output terminal 7 and the resistor R4, and its collector connected to the input terminal of the power supply voltage VcC2. This power supply voltage Vc c z is Vcc+
Although OV is at the same potential as Vcc+, it is extracted from a voltage source different from Vcc+ for reasons such as preventing the influence of power supply noise.

次に上記構成のインターフェイス回路の動作について説
明する。入力端子１にはハイレベルが０■、ローレベル
が−５，２■である、電源電圧が−５，２Ｖ（７）Ｃ−
ＭＯ３回路（図示せず）からのＣ−ＭＯ８論理振幅、論
理レベルのディジタル信号が入来し、ＦＥＴＲ２のゲー
トに印加される。Next, the operation of the interface circuit having the above configuration will be explained. Input terminal 1 has a high level of 0■, a low level of -5,2■, and a power supply voltage of -5,2V(7)C-.
A C-MO8 logic amplitude, logic level digital signal from the MO3 circuit (not shown) comes in and is applied to the gate of FETR2.

いま、入力ディジタル信号がハイレベルであるものとす
ると、Ｆ　Ｅ　Ｔ　Ｑ　２がオンとなる。一方、ＦＥＴ
Ｑ＋はそのゲートに定電圧ＶＥＥが印加されており、ま
たＦＥＴＲ３及びＲ４は第１のＴ！、Ｉ？′電バＶ　　
　がそれらのゲートに印加されているｃｒ　ｌ ので、入力ディジタル信号の論理レベルに無関係に常に
オンとなっており、ドレインｆｆ１ＦＡ（ソース電流）
が流れている。Now, assuming that the input digital signal is at a high level, FETQ2 is turned on. On the other hand, FET
Q+ has a constant voltage VEE applied to its gate, and FETR3 and R4 have the first T! ,I? 'Electric bar V
is applied to their gates, so they are always on regardless of the logic level of the input digital signal, and the drain ff1FA (source current)
is flowing.

従って、上記Ｆ　Ｅ　Ｔ　Ｑ　２のオンにより、Ｆ　Ｅ
　ＴＱ＋　、Ｒ２、Ｑｓの各ドレインとトランジスタＱ
５のベースとの接続点のにおける電位ＶＯＦＦは次式で
示される値になる。Therefore, by turning on F E T Q 2, F E
TQ+, R2, Qs drains and transistor Q
The potential VOFF at the connection point with the base of 5 has a value expressed by the following equation.

ＯＦＦ ただし、（１）式中、ｒ’＋　、ｒｚ　Ｉ　’３及びｒ
４はＦＥＴＱ＋　、Ｑｚ　、Ｒ３及びＲ４のオン時のド
レイン・ソース間抵抗、ＶｏｏはＶｃｃ＋　とＶＥＥと
の電位差、／は並列合成抵抗であることを示す。OFF However, in formula (1), r'+ , rz I '3 and r
4 indicates the drain-source resistance of FETs Q+, Qz, R3 and R4 when they are on, Voo indicates the potential difference between Vcc+ and VEE, and / indicates the parallel combined resistance.

ここで、本実施例では上記のＶｏｏは−５，２■であり
、また抵抗値ｒ１〜ｒ４の選定によって、ＦＥＴＱ２オ
ン時の０点の電位ＶＯＦＦは約−１，７Ｖ、すなわち、
ＥＣＬのローレベルの電圧とされる。Here, in this embodiment, the above Voo is -5.2■, and by selecting the resistance values r1 to r4, the potential VOFF at the 0 point when FET Q2 is on is about -1.7V, that is,
It is considered to be the low level voltage of ECL.

この電位ＶＯＦＦはエミッタフォロワを構成するトラン
ジスタＱ５のベース、エミッタを通してトランジスタＱ
６のベースに印加される。このときのトランジスタＱ６
のベース入力電圧【ユ第２の基準電圧Ｖ　　　よりも小
レベルであるから、トａｔ　２ ランジスタＱ６にはコレクタ電流が殆ど流れず、コレク
タ電流はトランジスタＱ７に殆ど流れるため、抵抗Ｒ３
による電圧降下が大となる。このため、出力用エミッタ
フォロワトランジスタＱ８のベースにはローレベルの信
号が印加され、更にイのエミッタより出力−子７にはロ
ーレベルの信号が取り出される。ここで、上記のトラン
ジスタＱ８のエミッタには消費電力を低減させるため抵
抗Ｒ４を介して例えば−２ＶＰｉ！度の電圧ＶＴが印加
されており、出力端子７へ取り出される上記の［１−レ
ベルの信号は約−１，７■、すなわらＥ　ＣＬの［１−
レベルの電圧である。This potential VOFF is applied to the transistor Q through the base and emitter of the transistor Q5, which constitutes an emitter follower.
Applied to the base of 6. Transistor Q6 at this time
Since the base input voltage of [U] is at a smaller level than the second reference voltage V, almost no collector current flows through the transistor Q6, and most of the collector current flows through the transistor Q7, so the resistor R3
The voltage drop will be large. Therefore, a low level signal is applied to the base of the output emitter follower transistor Q8, and furthermore, a low level signal is taken out from the emitter of A to the output terminal 7. Here, in order to reduce power consumption, the emitter of the transistor Q8 is connected to, for example, -2VPi! via a resistor R4. The above [1- level signal taken out to the output terminal 7 is approximately -1.7■, that is, the [1- level signal of ECL] is applied.
level voltage.

このようにして、入力Ｇ：Ｆ１にＣ−Ｍ　ＯＳレベルで
ハイレベルのディジタル信号が入来した時には、出力端
子７にはＥＣＬレベルでローレベルに変換されたディジ
タル信号が取り出されることにへる。In this way, when a high level digital signal at the C-MOS level enters the input G:F1, a digital signal converted to a low level at the ECL level is taken out from the output terminal 7. .

なお、電流切換型スイッチ３により、約−１，７Ｖより
ｂ更に負方向に大なるスイッチングノイズが住じてこれ
がトランジスタＱ６のベースに印加されたとしでも、こ
の電位は第２の基準電圧■　　　よりも小レベルである
から、トランジスｒｅｆ　２ りＱ６がオフ、トランジスタＱ７がオンとなることは上
記の場合と変りがないから、トランジスタＱ８のベース
へは上記の人なるノイズは伝達されることはない。Note that even if large switching noise occurs in the negative direction of approximately -1.7 V due to the current switching type switch 3 and is applied to the base of the transistor Q6, this potential will be lower than the second reference voltage ■. Since transistor ref 2 is at a small level, transistor Q6 is turned off and transistor Q7 is turned on, which is the same as in the above case, so the above human noise will not be transmitted to the base of transistor Q8. .

他方、入力端子１にＣ−ＭＯＳレベルでローレベルのデ
ィジタル信号（約−５，２ｖの電圧）が入来したときは
、ＦＥＴＱ２がオフどなるため、■点のこのときの電位
ＶＯＮは次式で示される。On the other hand, when a low-level digital signal (approximately -5.2 V) is input to input terminal 1 at the C-MOS level, FET Q2 turns off, so the potential VON at point ■ is given by the following formula: shown.

Ｖ　ｏ　Ｎ−Ｖ　ｏ　ｏ　ａｒ　４＋　ｒ　、　　　　
　　　　■すなわち、（２）式で示されるの点の電位Ｖ
ＯＮは、抵抗値ｒ４．ｒｌの選定により約−０，８Ｖ、
すなわちＥＣＬのハイレベルの雷Ｉｔ−とされる。V o N-V o o ar 4+ r,
■In other words, the potential V at the point shown in equation (2)
ON is the resistance value r4. Approximately -0.8V depending on the selection of rl,
In other words, it is assumed to be a high-level lightning It- of ECL.

この電位ＶＯＮは、トランジスタＱ５を通して差動増幅
回路５に供給され、ここで第２の基準電圧Ｖ　　　と差
動増幅される。上記電位ＶＯＮはａｔ　２ 第２の基準電圧Ｖ　　　よりも高レベルであるかｅｒ　
２ ら、トランジスタＱ６にのみ殆どの］レクタ電流が流れ
、トランジスタＱ７はオフとなる。This potential VON is supplied to the differential amplifier circuit 5 through the transistor Q5, where it is differentially amplified with the second reference voltage V.sub.2. Is the potential VON at a higher level than the second reference voltage V?
2, most of the collector current flows only through transistor Q6, and transistor Q7 is turned off.

よって、１−ランジスタＱ８のベースにはハイレベルの
信号が印加され、トランジスタＱ８のエミッタより出ノ
ＪＧａ子７へは約−〇、８ＶのＥＣＬのハイレベルの電
圧が取り出される。Therefore, a high level signal is applied to the base of the 1-transistor Q8, and a high level ECL voltage of approximately -0.8V is taken out from the emitter of the transistor Q8 to the output JGa terminal 7.

このようにして、入力端子１にＣ−ＭＯＳレベルでロー
レベルの約−５，２ｖのディジタルＦ　Ｆ３が入力され
た場合には、出力端子７よりＥＣＬレベルでハイレベル
（約−ｏ、ａｙ）に変換された信号が取り出される。ま
た、この場合、電流切換スイッチ３のスイッチングによ
り、約−〇、８ｖよりも正方向に大なるスイッチングノ
イズが生じたとしても、このスイッチングノイズは前記
と同様に、差動増幅回路５により次段への伝達は阻止さ
れる。In this way, when the digital F F3 of approximately -5.2V at low level at C-MOS level is input to input terminal 1, high level (approximately -o, ay) at ECL level is input from output terminal 7. The converted signal is extracted. Furthermore, in this case, even if a switching noise greater than approximately -0.8V occurs in the positive direction due to the switching of the current selector switch 3, this switching noise will be removed by the differential amplifier circuit 5 to the next stage as described above. transmission to is prevented.

なお、本発明は上記の実施例に限定されるものではなく
、例えば］・ランジスタＱ８のベースはトランジスタＱ
６のコレクタと抵抗Ｒ２どの接続点に接続してもよく、
この場合は入力Ｃ−ＭＯＳ論理レベルと出力ＥＣＬ論理
レベルとが対応することになる。Note that the present invention is not limited to the above-mentioned embodiments; for example, the base of the transistor Q8 is connected to the transistor Q8.
6 collector and resistor R2 can be connected to any connection point,
In this case, the input C-MOS logic level and the output ECL logic level will correspond.

〔発明の効果〕〔Effect of the invention〕

上述の如く、本発明によれば、Ｃ−ＭＯＳの論理振幅、
論理レベルの入力ディジタル信号をＥＣＬの論理振幅、
論理レベルのディジタル信号に変換して出力することが
でき、またコニポーラトランジスタにより構成された電
流切換型スイッチには常時電流が流されており、スイッ
チングによりその電流値を切換える構成であり、かつ、
差動増幅回路は飽和領域ではなく活性領域で動作するよ
うにしていることから、高速に動作することができる。As described above, according to the present invention, the logic amplitude of C-MOS,
The input digital signal at the logic level is converted to the logic amplitude of the ECL,
It can be converted into a logic level digital signal and output, and a current is constantly flowing through the current switching type switch composed of conipolar transistors, and the current value is changed by switching, and
Since the differential amplifier circuit operates in an active region rather than a saturation region, it can operate at high speed.

また、本発明によれば、後段に差動増幅回路を用いてい
るので、前段の電流切換型スイッチによるスイッチング
ノイズは出力端子へは出力されないので安定にＥＣＬの
論理出力を看ることができ、また電流切換型スイッチの
みで構成した場合に比較して負荷駆動能力を人にするこ
とができる舌の特長を有するものである。Furthermore, according to the present invention, since a differential amplifier circuit is used in the latter stage, switching noise caused by the current switching type switch in the previous stage is not outputted to the output terminal, so that the logic output of the ECL can be stably observed. Furthermore, it has the advantage of increasing the load driving ability compared to a case where the switch is constructed using only current switching type switches.

【図面の簡単な説明】[Brief explanation of drawings]

図は本発明の一実施例を示す回路図である。 図において、 １は入力端子、 ２．６は基準電圧入力端子、 ３は電流切換型スイッチ、 ５は差動増幅回路、 ７は出力端子、 ＱｌはＰチャンネルＭ　ＯＳ形電界効果トランジスタ（
ＦＥＴ）、 ０２〜Ｑ４はＮブヤンネルＭＯ８形電界効果トランジス
タ（ＦＥＴ）、 ０５〜Ｑ８はＮＰＮトランジスタである。The figure is a circuit diagram showing one embodiment of the present invention. In the figure, 1 is an input terminal, 2.6 is a reference voltage input terminal, 3 is a current switching type switch, 5 is a differential amplifier circuit, 7 is an output terminal, and Ql is a P-channel MOS type field effect transistor (
02 to Q4 are N-channel MO8 type field effect transistors (FETs), and 05 to Q8 are NPN transistors.

Claims (1)

【特許請求の範囲】 Ｃ−ＭＯＳの論理振幅、論理レベルの入力ディジタル信
号によりスイッチングされてＥＣＬの論理振幅、論理レ
ベルのディジタル信号を出力するユニポーラトランジス
タよりなる電流切換型スイッチ（３）と、 該電流切換型スイッチ（３）の出力ディジタル信号のハ
イレベルとローレベルとの中間の値に選定された基準信
号と該電流切換型スイッチの出力信号とを夫々差動増幅
してＥＣＬの論理振幅、論理レベルの信号を出力する差
動増幅回路（５）とよりなることを特徴とするインター
フェイス回路。[Claims] A current switching type switch (3) made of a unipolar transistor that is switched by an input digital signal of C-MOS logic amplitude and logic level and outputs an ECL logic amplitude and logic level digital signal; The reference signal selected to be an intermediate value between the high level and the low level of the output digital signal of the current switching type switch (3) and the output signal of the current switching type switch are differentially amplified to obtain the logical amplitude of the ECL, An interface circuit comprising a differential amplifier circuit (5) that outputs a logic level signal.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03505393A (en) * 1989-04-10 1991-11-21 モトローラ・インコーポレイテッド BIMOS level converter

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