JPS6315520A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
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- JPS6315520A JPS6315520A JP61160260A JP16026086A JPS6315520A JP S6315520 A JPS6315520 A JP S6315520A JP 61160260 A JP61160260 A JP 61160260A JP 16026086 A JP16026086 A JP 16026086A JP S6315520 A JPS6315520 A JP S6315520A
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- Japan
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- logic
- signal
- ecl
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はインターフェイス回路において、電流切換型ス
イッチを用いることにより、Ｃ−ＭＯＳの論理振幅、論
理レベルをＥＣＬ（ｔｗｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）の論１１１Ｂ幅、論理レベルに変換して
出力するようにしたものである。
イッチを用いることにより、Ｃ−ＭＯＳの論理振幅、論
理レベルをＥＣＬ（ｔｗｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）の論１１１Ｂ幅、論理レベルに変換して
出力するようにしたものである。
本発明は第１の論理振幅、論理レベルを第２の論理振幅
、論理レベルに変換して出力するインターフェイス回路
に関する。
、論理レベルに変換して出力するインターフェイス回路
に関する。
各種のディジタルＩＣ（集積回路）が従来より知られて
いるが、周知の如く、各々のローレベル人力型ｆｆ：Ｖ
＋し、ハイレベル入力電圧Ｖ Ｉ Ｈ、ローレベル出力
電圧ＶＯＬ、ハイレベル出力電圧ＶＯＨは夫々同一では
なく、各ディジタルＩＣ固有の値に選定されである。こ
のため、異なるディジタルＩＣを接続するときは、入力
電圧を出力側のディジタルＩＣ固有の論理レベル、論［
ＩＪＩ振幅に変換して出力するためのインターフェイス
回路が必要となる。
いるが、周知の如く、各々のローレベル人力型ｆｆ：Ｖ
＋し、ハイレベル入力電圧Ｖ Ｉ Ｈ、ローレベル出力
電圧ＶＯＬ、ハイレベル出力電圧ＶＯＨは夫々同一では
なく、各ディジタルＩＣ固有の値に選定されである。こ
のため、異なるディジタルＩＣを接続するときは、入力
電圧を出力側のディジタルＩＣ固有の論理レベル、論［
ＩＪＩ振幅に変換して出力するためのインターフェイス
回路が必要となる。
従来よりＣ−ＭＯ８回路はＴＴＩ−回路つＥＣＬ回路に
比し消費電力は小さいが高速性能では劣っていたが、近
年、ゲート酸化膜を薄膜化するなどの改良が加えられて
高速のＣ−ＭＯ８回路が現われてきた。この高速のＣ−
ＭＯ８回路は万年ＥＣＬ回路程度まで高速化が図れるよ
うになった。
比し消費電力は小さいが高速性能では劣っていたが、近
年、ゲート酸化膜を薄膜化するなどの改良が加えられて
高速のＣ−ＭＯ８回路が現われてきた。この高速のＣ−
ＭＯ８回路は万年ＥＣＬ回路程度まで高速化が図れるよ
うになった。
そのため、最近になってＣ−ＭＯ３回路の特長である低
消費電力及び高集積度の利点を牛かしつつ、高速な回路
を実現するべく、Ｃ−ＭＯ８回路から取り出された論理
信号をＥＣＬ回路の論理信号に変換するような回路構成
をとることが考えられるようになってきた。
消費電力及び高集積度の利点を牛かしつつ、高速な回路
を実現するべく、Ｃ−ＭＯ８回路から取り出された論理
信号をＥＣＬ回路の論理信号に変換するような回路構成
をとることが考えられるようになってきた。
しかるに、外部からＣ−ＭＯＳの論理レベル、論理振幅
で入来する入力電圧を、内部のＥＣＬ回路のＥＣＬ論理
レベル、論理振幅に変換するのは、従来、雑音余裕など
の点からみても直接変換するのは困難であった。
で入来する入力電圧を、内部のＥＣＬ回路のＥＣＬ論理
レベル、論理振幅に変換するのは、従来、雑音余裕など
の点からみても直接変換するのは困難であった。
本発明は上記の点に鑑みて０１作されたもので、安定に
Ｃ−ＭＯＳの論理レベル、論理振幅をＥＣＬの論理レベ
ル、論理振幅に変換し得るインターフェイス回路を提供
することを目的とする。
Ｃ−ＭＯＳの論理レベル、論理振幅をＥＣＬの論理レベ
ル、論理振幅に変換し得るインターフェイス回路を提供
することを目的とする。
本発明のインターフェイス回路は、Ｃ−ＭＯＳの論理振
幅、論理レベルの入力ディジタル信号によりスイッチン
グされてＥＣＬの論理振幅、論理レベルのディジタル信
号を出力するユニポーラトランジスタよりなる電流切換
型スイッチと、電流切換型スイッチの出力ディジタル信
号のハイレベルとローレベルの中間の直に選定された基
準Ｃ’ｉ号と電流切換型スイッチの出力信号とを夫々差
動増幅してＥＣＬの論理振幅、論理レベルの信号を出力
する差動増幅回路とからなる。
幅、論理レベルの入力ディジタル信号によりスイッチン
グされてＥＣＬの論理振幅、論理レベルのディジタル信
号を出力するユニポーラトランジスタよりなる電流切換
型スイッチと、電流切換型スイッチの出力ディジタル信
号のハイレベルとローレベルの中間の直に選定された基
準Ｃ’ｉ号と電流切換型スイッチの出力信号とを夫々差
動増幅してＥＣＬの論理振幅、論理レベルの信号を出力
する差動増幅回路とからなる。
Ｃ−ＭＯＳレベルの入力ディジタル信号は電流切換型ス
イッチに供給され、ここでその論理レベルに応じてスイ
ッチングされ、第２のディジタル信号に変換される。こ
れは、Ｃ−ＭＯＳの論理振幅はＥＣＬのそれよりもかな
り大であるので、ノイズのＥＣＬ回路への影響を小さく
するためである。この第２のディジタル信号のハイレベ
ルはＥＣＬのハイレベル入力電圧であり、ローレベルは
ＥＣＬのローレベル入力電圧に等しい。
イッチに供給され、ここでその論理レベルに応じてスイ
ッチングされ、第２のディジタル信号に変換される。こ
れは、Ｃ−ＭＯＳの論理振幅はＥＣＬのそれよりもかな
り大であるので、ノイズのＥＣＬ回路への影響を小さく
するためである。この第２のディジタル信号のハイレベ
ルはＥＣＬのハイレベル入力電圧であり、ローレベルは
ＥＣＬのローレベル入力電圧に等しい。
この第２のディジタル信号は差動増幅回路に供給される
。これは、上記電流切換型スイッチによるスイッチング
ノイズを後段へ伝達しないためと、論理を安定にし、か
つ反転出力を可能にするためである。差動増幅回路によ
り、所定レベルの基準信号と差動増幅された信号は９尚
駆動能力を高めるため接続されたエミッタフォ［１ワト
ランジスタを介して出力端子へ出力される。この出力信
号はＥＣＬの論理振幅、論理レベルを有している。
。これは、上記電流切換型スイッチによるスイッチング
ノイズを後段へ伝達しないためと、論理を安定にし、か
つ反転出力を可能にするためである。差動増幅回路によ
り、所定レベルの基準信号と差動増幅された信号は９尚
駆動能力を高めるため接続されたエミッタフォ［１ワト
ランジスタを介して出力端子へ出力される。この出力信
号はＥＣＬの論理振幅、論理レベルを有している。
図は本発明の一実施例の回路図を示す。ＰヂャンネルＭ
Ｏ８形電界効果トランジスタ（ＦＥＴ）Ｑ＋及びＮｆヤ
ンネルＭＯ３形ＦＥＴＱ２の両ドレインは共通に接続さ
れ、またＱｌのゲートは電源電圧ＶＥＥの入力端子に接
続され、更にＱｌのゲートは入力端子１に接続されてい
る。また、ＮヂャンネルＭＯ８形ＦＥＴＱ３及びＱ４の
両ゲートは第１の基準電圧Ｖ 入力端子２に共通に
ｒａｔ 。
Ｏ８形電界効果トランジスタ（ＦＥＴ）Ｑ＋及びＮｆヤ
ンネルＭＯ３形ＦＥＴＱ２の両ドレインは共通に接続さ
れ、またＱｌのゲートは電源電圧ＶＥＥの入力端子に接
続され、更にＱｌのゲートは入力端子１に接続されてい
る。また、ＮヂャンネルＭＯ８形ＦＥＴＱ３及びＱ４の
両ゲートは第１の基準電圧Ｖ 入力端子２に共通に
ｒａｔ 。
接続されており、かつ、それらの両ソースは７ＨＢ電圧
ＶＥＥの入力端子に接続されている。また、Ｑｌのソー
スはＱ３のドレインに接続されている。
ＶＥＥの入力端子に接続されている。また、Ｑｌのソー
スはＱ３のドレインに接続されている。
ＭＯ８形ＦＥＴＱ＋〜Ｑ４は入力端子１の入力ディジタ
ル信号に応じてスイッチングを行なう電流切換型スイッ
チ３を構成している。
ル信号に応じてスイッチングを行なう電流切換型スイッ
チ３を構成している。
上記のＭＯ８形ＦＥＴＱ＋及びＱｌの両ドレインはＮＰ
ＮトランジスタＱ５のベースとＭＯ３形ＦＥＴＱ４のド
レインとに夫々接続されている。
ＮトランジスタＱ５のベースとＭＯ３形ＦＥＴＱ４のド
レインとに夫々接続されている。
ＮＰＮトランジスタＱｓ 、 Ｑ７ 、それらのコレク
タＦＪ向抵抗Ｒ２＋ Ｒ３＊定電流源４は差動増幅回路
５を構成している。！−ランジスタＱ６のベースはトラ
ンジスタＱ５のエミッタと抵抗Ｒ＋ との接続点に接続
されている。トランジスタＱ７のベースにはパノノ端子
６を介して第２の基準電尺■ が印加される。
タＦＪ向抵抗Ｒ２＋ Ｒ３＊定電流源４は差動増幅回路
５を構成している。！−ランジスタＱ６のベースはトラ
ンジスタＱ５のエミッタと抵抗Ｒ＋ との接続点に接続
されている。トランジスタＱ７のベースにはパノノ端子
６を介して第２の基準電尺■ が印加される。
ｒｅ４２
この第２の基準電圧Ｖｒｅｆ２は、ＥＣＬのハイレベル
電圧である約−０，８Ｖと、ＥＣＬのローレベル電圧で
ある約−１，ＩＶとの中間の電圧よりざらにトランジス
タＱ５のベース・エミッタ間電圧Ｖ８εだけレベルシフ
トした電圧に没定されである。
電圧である約−０，８Ｖと、ＥＣＬのローレベル電圧で
ある約−１，ＩＶとの中間の電圧よりざらにトランジス
タＱ５のベース・エミッタ間電圧Ｖ８εだけレベルシフ
トした電圧に没定されである。
また、抵抗Ｒ２、Ｒ３の各一端とトランジスタＱ５のコ
レクタと、ＦＥＴＱ＋のソースに夫々印加される電源電
圧Ｖｃｃ＋は例えばＯｖに選定されており、一方、前記
電源電圧ＶＥＥは例えば−５，２Ｖに選定されである。
レクタと、ＦＥＴＱ＋のソースに夫々印加される電源電
圧Ｖｃｃ＋は例えばＯｖに選定されており、一方、前記
電源電圧ＶＥＥは例えば−５，２Ｖに選定されである。
トランジスタＱ７のコレクタと抵抗Ｒ３との接続点に、
そのベースが接続されているＮＰＮトランジスタＱ８は
、そのエミッタが出力端子７及び抵抗Ｒ４に接続されて
おり、そのコレクタが電源電圧Ｖｃ Ｃ２の入力端子に
接続されている。この電源電圧Ｖｃ ｃ ｚはＶｃｃ＋
と同電位のＯＶであるが、電源ノイズによる影響を防
止する等の理由からＶｃｃ＋とは別の電圧源から取り出
される。
そのベースが接続されているＮＰＮトランジスタＱ８は
、そのエミッタが出力端子７及び抵抗Ｒ４に接続されて
おり、そのコレクタが電源電圧Ｖｃ Ｃ２の入力端子に
接続されている。この電源電圧Ｖｃ ｃ ｚはＶｃｃ＋
と同電位のＯＶであるが、電源ノイズによる影響を防
止する等の理由からＶｃｃ＋とは別の電圧源から取り出
される。
次に上記構成のインターフェイス回路の動作について説
明する。入力端子１にはハイレベルが０■、ローレベル
が−５，２■である、電源電圧が−５，２Ｖ（７）Ｃ−
ＭＯ３回路（図示せず）からのＣ−ＭＯ８論理振幅、論
理レベルのディジタル信号が入来し、ＦＥＴＲ２のゲー
トに印加される。
明する。入力端子１にはハイレベルが０■、ローレベル
が−５，２■である、電源電圧が−５，２Ｖ（７）Ｃ−
ＭＯ３回路（図示せず）からのＣ−ＭＯ８論理振幅、論
理レベルのディジタル信号が入来し、ＦＥＴＲ２のゲー
トに印加される。
いま、入力ディジタル信号がハイレベルであるものとす
ると、Ｆ Ｅ Ｔ Ｑ ２がオンとなる。一方、ＦＥＴ
Ｑ＋はそのゲートに定電圧ＶＥＥが印加されており、ま
たＦＥＴＲ３及びＲ４は第１のＴ！、Ｉ？′電バＶ
がそれらのゲートに印加されているｃｒ ｌ ので、入力ディジタル信号の論理レベルに無関係に常に
オンとなっており、ドレインｆｆ１ＦＡ（ソース電流）
が流れている。
ると、Ｆ Ｅ Ｔ Ｑ ２がオンとなる。一方、ＦＥＴ
Ｑ＋はそのゲートに定電圧ＶＥＥが印加されており、ま
たＦＥＴＲ３及びＲ４は第１のＴ！、Ｉ？′電バＶ
がそれらのゲートに印加されているｃｒ ｌ ので、入力ディジタル信号の論理レベルに無関係に常に
オンとなっており、ドレインｆｆ１ＦＡ（ソース電流）
が流れている。
従って、上記Ｆ Ｅ Ｔ Ｑ ２のオンにより、Ｆ Ｅ
ＴＱ＋ 、Ｒ２、Ｑｓの各ドレインとトランジスタＱ
５のベースとの接続点のにおける電位ＶＯＦＦは次式で
示される値になる。
ＴＱ＋ 、Ｒ２、Ｑｓの各ドレインとトランジスタＱ
５のベースとの接続点のにおける電位ＶＯＦＦは次式で
示される値になる。
ＯＦＦ
ただし、（１）式中、ｒ’＋ 、ｒｚ Ｉ ’３及びｒ
４はＦＥＴＱ＋ 、Ｑｚ 、Ｒ３及びＲ４のオン時のド
レイン・ソース間抵抗、ＶｏｏはＶｃｃ＋ とＶＥＥと
の電位差、／は並列合成抵抗であることを示す。
４はＦＥＴＱ＋ 、Ｑｚ 、Ｒ３及びＲ４のオン時のド
レイン・ソース間抵抗、ＶｏｏはＶｃｃ＋ とＶＥＥと
の電位差、／は並列合成抵抗であることを示す。
ここで、本実施例では上記のＶｏｏは−５，２■であり
、また抵抗値ｒ１〜ｒ４の選定によって、ＦＥＴＱ２オ
ン時の０点の電位ＶＯＦＦは約−１，７Ｖ、すなわち、
ＥＣＬのローレベルの電圧とされる。
、また抵抗値ｒ１〜ｒ４の選定によって、ＦＥＴＱ２オ
ン時の０点の電位ＶＯＦＦは約−１，７Ｖ、すなわち、
ＥＣＬのローレベルの電圧とされる。
この電位ＶＯＦＦはエミッタフォロワを構成するトラン
ジスタＱ５のベース、エミッタを通してトランジスタＱ
６のベースに印加される。このときのトランジスタＱ６
のベース入力電圧【ユ第２の基準電圧Ｖ よりも小
レベルであるから、トａｔ ２ ランジスタＱ６にはコレクタ電流が殆ど流れず、コレク
タ電流はトランジスタＱ７に殆ど流れるため、抵抗Ｒ３
による電圧降下が大となる。このため、出力用エミッタ
フォロワトランジスタＱ８のベースにはローレベルの信
号が印加され、更にイのエミッタより出力−子７にはロ
ーレベルの信号が取り出される。ここで、上記のトラン
ジスタＱ８のエミッタには消費電力を低減させるため抵
抗Ｒ４を介して例えば−２ＶＰｉ！度の電圧ＶＴが印加
されており、出力端子７へ取り出される上記の［１−レ
ベルの信号は約−１，７■、すなわらＥ ＣＬの［１−
レベルの電圧である。
ジスタＱ５のベース、エミッタを通してトランジスタＱ
６のベースに印加される。このときのトランジスタＱ６
のベース入力電圧【ユ第２の基準電圧Ｖ よりも小
レベルであるから、トａｔ ２ ランジスタＱ６にはコレクタ電流が殆ど流れず、コレク
タ電流はトランジスタＱ７に殆ど流れるため、抵抗Ｒ３
による電圧降下が大となる。このため、出力用エミッタ
フォロワトランジスタＱ８のベースにはローレベルの信
号が印加され、更にイのエミッタより出力−子７にはロ
ーレベルの信号が取り出される。ここで、上記のトラン
ジスタＱ８のエミッタには消費電力を低減させるため抵
抗Ｒ４を介して例えば−２ＶＰｉ！度の電圧ＶＴが印加
されており、出力端子７へ取り出される上記の［１−レ
ベルの信号は約−１，７■、すなわらＥ ＣＬの［１−
レベルの電圧である。
このようにして、入力Ｇ：Ｆ１にＣ−Ｍ ＯＳレベルで
ハイレベルのディジタル信号が入来した時には、出力端
子７にはＥＣＬレベルでローレベルに変換されたディジ
タル信号が取り出されることにへる。
ハイレベルのディジタル信号が入来した時には、出力端
子７にはＥＣＬレベルでローレベルに変換されたディジ
タル信号が取り出されることにへる。
なお、電流切換型スイッチ３により、約−１，７Ｖより
ｂ更に負方向に大なるスイッチングノイズが住じてこれ
がトランジスタＱ６のベースに印加されたとしでも、こ
の電位は第２の基準電圧■ よりも小レベルである
から、トランジスｒｅｆ ２ りＱ６がオフ、トランジスタＱ７がオンとなることは上
記の場合と変りがないから、トランジスタＱ８のベース
へは上記の人なるノイズは伝達されることはない。
ｂ更に負方向に大なるスイッチングノイズが住じてこれ
がトランジスタＱ６のベースに印加されたとしでも、こ
の電位は第２の基準電圧■ よりも小レベルである
から、トランジスｒｅｆ ２ りＱ６がオフ、トランジスタＱ７がオンとなることは上
記の場合と変りがないから、トランジスタＱ８のベース
へは上記の人なるノイズは伝達されることはない。
他方、入力端子１にＣ−ＭＯＳレベルでローレベルのデ
ィジタル信号（約−５，２ｖの電圧）が入来したときは
、ＦＥＴＱ２がオフどなるため、■点のこのときの電位
ＶＯＮは次式で示される。
ィジタル信号（約−５，２ｖの電圧）が入来したときは
、ＦＥＴＱ２がオフどなるため、■点のこのときの電位
ＶＯＮは次式で示される。
Ｖ ｏ Ｎ−Ｖ ｏ ｏ ａｒ ４＋ ｒ 、
■すなわち、（２）式で示されるの点の電位Ｖ
ＯＮは、抵抗値ｒ４．ｒｌの選定により約−０，８Ｖ、
すなわちＥＣＬのハイレベルの雷Ｉｔ−とされる。
■すなわち、（２）式で示されるの点の電位Ｖ
ＯＮは、抵抗値ｒ４．ｒｌの選定により約−０，８Ｖ、
すなわちＥＣＬのハイレベルの雷Ｉｔ−とされる。
この電位ＶＯＮは、トランジスタＱ５を通して差動増幅
回路５に供給され、ここで第２の基準電圧Ｖ と差
動増幅される。上記電位ＶＯＮはａｔ ２ 第２の基準電圧Ｖ よりも高レベルであるかｅｒ
２ ら、トランジスタＱ６にのみ殆どの］レクタ電流が流れ
、トランジスタＱ７はオフとなる。
回路５に供給され、ここで第２の基準電圧Ｖ と差
動増幅される。上記電位ＶＯＮはａｔ ２ 第２の基準電圧Ｖ よりも高レベルであるかｅｒ
２ ら、トランジスタＱ６にのみ殆どの］レクタ電流が流れ
、トランジスタＱ７はオフとなる。
よって、１−ランジスタＱ８のベースにはハイレベルの
信号が印加され、トランジスタＱ８のエミッタより出ノ
ＪＧａ子７へは約−〇、８ＶのＥＣＬのハイレベルの電
圧が取り出される。
信号が印加され、トランジスタＱ８のエミッタより出ノ
ＪＧａ子７へは約−〇、８ＶのＥＣＬのハイレベルの電
圧が取り出される。
このようにして、入力端子１にＣ−ＭＯＳレベルでロー
レベルの約−５，２ｖのディジタルＦ Ｆ３が入力され
た場合には、出力端子７よりＥＣＬレベルでハイレベル
（約−ｏ、ａｙ）に変換された信号が取り出される。ま
た、この場合、電流切換スイッチ３のスイッチングによ
り、約−〇、８ｖよりも正方向に大なるスイッチングノ
イズが生じたとしても、このスイッチングノイズは前記
と同様に、差動増幅回路５により次段への伝達は阻止さ
れる。
レベルの約−５，２ｖのディジタルＦ Ｆ３が入力され
た場合には、出力端子７よりＥＣＬレベルでハイレベル
（約−ｏ、ａｙ）に変換された信号が取り出される。ま
た、この場合、電流切換スイッチ３のスイッチングによ
り、約−〇、８ｖよりも正方向に大なるスイッチングノ
イズが生じたとしても、このスイッチングノイズは前記
と同様に、差動増幅回路５により次段への伝達は阻止さ
れる。
なお、本発明は上記の実施例に限定されるものではなく
、例えば］・ランジスタＱ８のベースはトランジスタＱ
６のコレクタと抵抗Ｒ２どの接続点に接続してもよく、
この場合は入力Ｃ−ＭＯＳ論理レベルと出力ＥＣＬ論理
レベルとが対応することになる。
、例えば］・ランジスタＱ８のベースはトランジスタＱ
６のコレクタと抵抗Ｒ２どの接続点に接続してもよく、
この場合は入力Ｃ−ＭＯＳ論理レベルと出力ＥＣＬ論理
レベルとが対応することになる。
上述の如く、本発明によれば、Ｃ−ＭＯＳの論理振幅、
論理レベルの入力ディジタル信号をＥＣＬの論理振幅、
論理レベルのディジタル信号に変換して出力することが
でき、またコニポーラトランジスタにより構成された電
流切換型スイッチには常時電流が流されており、スイッ
チングによりその電流値を切換える構成であり、かつ、
差動増幅回路は飽和領域ではなく活性領域で動作するよ
うにしていることから、高速に動作することができる。
論理レベルの入力ディジタル信号をＥＣＬの論理振幅、
論理レベルのディジタル信号に変換して出力することが
でき、またコニポーラトランジスタにより構成された電
流切換型スイッチには常時電流が流されており、スイッ
チングによりその電流値を切換える構成であり、かつ、
差動増幅回路は飽和領域ではなく活性領域で動作するよ
うにしていることから、高速に動作することができる。
また、本発明によれば、後段に差動増幅回路を用いてい
るので、前段の電流切換型スイッチによるスイッチング
ノイズは出力端子へは出力されないので安定にＥＣＬの
論理出力を看ることができ、また電流切換型スイッチの
みで構成した場合に比較して負荷駆動能力を人にするこ
とができる舌の特長を有するものである。
るので、前段の電流切換型スイッチによるスイッチング
ノイズは出力端子へは出力されないので安定にＥＣＬの
論理出力を看ることができ、また電流切換型スイッチの
みで構成した場合に比較して負荷駆動能力を人にするこ
とができる舌の特長を有するものである。
図は本発明の一実施例を示す回路図である。
図において、
１は入力端子、
２．６は基準電圧入力端子、
３は電流切換型スイッチ、
５は差動増幅回路、
７は出力端子、
ＱｌはＰチャンネルＭ ＯＳ形電界効果トランジスタ（
ＦＥＴ）、 ０２〜Ｑ４はＮブヤンネルＭＯ８形電界効果トランジス
タ（ＦＥＴ）、 ０５〜Ｑ８はＮＰＮトランジスタである。
ＦＥＴ）、 ０２〜Ｑ４はＮブヤンネルＭＯ８形電界効果トランジス
タ（ＦＥＴ）、 ０５〜Ｑ８はＮＰＮトランジスタである。
Claims (1)
- 【特許請求の範囲】 Ｃ−ＭＯＳの論理振幅、論理レベルの入力ディジタル信
号によりスイッチングされてＥＣＬの論理振幅、論理レ
ベルのディジタル信号を出力するユニポーラトランジス
タよりなる電流切換型スイッチ（３）と、 該電流切換型スイッチ（３）の出力ディジタル信号のハ
イレベルとローレベルとの中間の値に選定された基準信
号と該電流切換型スイッチの出力信号とを夫々差動増幅
してＥＣＬの論理振幅、論理レベルの信号を出力する差
動増幅回路（５）とよりなることを特徴とするインター
フェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160260A JPS6315520A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160260A JPS6315520A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315520A true JPS6315520A (ja) | 1988-01-22 |
Family
ID=15711158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160260A Pending JPS6315520A (ja) | 1986-07-08 | 1986-07-08 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03505393A (ja) * | 1989-04-10 | 1991-11-21 | モトローラ・インコーポレイテッド | Ｂｉｍｏｓレベル変換器 |
-
1986
- 1986-07-08 JP JP61160260A patent/JPS6315520A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03505393A (ja) * | 1989-04-10 | 1991-11-21 | モトローラ・インコーポレイテッド | Ｂｉｍｏｓレベル変換器 |
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