JPS6315528A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6315528A JPS6315528A JP61161127A JP16112786A JPS6315528A JP S6315528 A JPS6315528 A JP S6315528A JP 61161127 A JP61161127 A JP 61161127A JP 16112786 A JP16112786 A JP 16112786A JP S6315528 A JPS6315528 A JP S6315528A
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- Japan
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- ecl
- circuit
- semiconductor device
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- gate
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000003247 decreasing effect Effects 0.000 abstract 5
- 230000017525 heat dissipation Effects 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000006903 response to temperature Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＥＣＬ型論理回路の論
理ケートのバイアス回路を改善する半導体装置に関する
。
理ケートのバイアス回路を改善する半導体装置に関する
。
従来、この釉の半導体装置は、ＥＣＬ型論理ゲートのゲ
ート電流を設定する定電流用トランジスタを有しており
、この定電流用トランジスタの動作点を与えるために、
所定のバイアス回路が設けられているものがある。第２
図に示されるのけ従来の半導体装置の一例の回路図で、
ＥＣＬゲート】−１は、トランジスタＱ＊−Ｑａおよび
抵抗計、ｌ〜Ｒ３によシ形成されており、トランジスタ
Ｑ１のベースは、バイアス回路２に接続され、所定の動
作点設定用のバイアス電圧が付写されている。
ート電流を設定する定電流用トランジスタを有しており
、この定電流用トランジスタの動作点を与えるために、
所定のバイアス回路が設けられているものがある。第２
図に示されるのけ従来の半導体装置の一例の回路図で、
ＥＣＬゲート】−１は、トランジスタＱ＊−Ｑａおよび
抵抗計、ｌ〜Ｒ３によシ形成されており、トランジスタ
Ｑ１のベースは、バイアス回路２に接続され、所定の動
作点設定用のバイアス電圧が付写されている。
本従来例においては、ＥＣＬゲート１−１の外にＥＣＬ
ゲート１−２および】−３も備えられており、それぞれ
ＥＣＬゲート】−１の場合と同様に、バイアス回路２か
ら動作点設定用のバイアス電圧が共ｊ山に付与されてい
る。
ゲート１−２および】−３も備えられており、それぞれ
ＥＣＬゲート】−１の場合と同様に、バイアス回路２か
ら動作点設定用のバイアス電圧が共ｊ山に付与されてい
る。
ＥＣＬゲート１−１においては、トランジスタＱ１のエ
ミッタは抵ゼ１°Ｒ１を介して１誹端子５４に接←され
、ベースは戸１述のようにバイアス回路２に接続されて
おり、−万、トランジスタＱ１のコレクタは、トランジ
スタＱ２およびＱ３のエミッタに接続され、トランジス
タＱ２およびＱ３のコレクタは、それぞれ抵抗Ｒ２およ
びＲ３を介して接地されて、ＥＣＬゲートが形成されて
いる。この場合、通常、バイアス回路２は、電源電圧の
変動および温度の変化に対して、出方振幅が一定となる
ようにトランジスタＱ１のベース電圧を設定している。
ミッタは抵ゼ１°Ｒ１を介して１誹端子５４に接←され
、ベースは戸１述のようにバイアス回路２に接続されて
おり、−万、トランジスタＱ１のコレクタは、トランジ
スタＱ２およびＱ３のエミッタに接続され、トランジス
タＱ２およびＱ３のコレクタは、それぞれ抵抗Ｒ２およ
びＲ３を介して接地されて、ＥＣＬゲートが形成されて
いる。この場合、通常、バイアス回路２は、電源電圧の
変動および温度の変化に対して、出方振幅が一定となる
ようにトランジスタＱ１のベース電圧を設定している。
このことは、他のＥＣＬゲート１−２および１−３につ
いても同様である。
いても同様である。
上述した従来の半導体装置においては、温度変化に対応
してＥＣＬゲートの出力振幅が一定に保持されるように
作動する。このため、特にＥＣＬゲート内において用い
られている抵抗の抵抗値が大きい負の温度特性を有して
いる場合には、温度上昇とともにケート電流が増加し、
半導体装置の発熱量は増大する。通常の使用状態におい
ては、半導体装置の冷却装置の能力が大きいため半導体
装置の温度は一定レベルに保持されているが、電源１「
圧の上昇およびｉｌ記冷却装置の故障等によシ、半棉体
装肴の発熱が冷却能力を越えるような場合には、半尋体
装歯の発熱量の増力口により半導体装あの温度が上昇し
、この温度上昇にともなって更に発熱が促進され、熱暴
走状態に陥るという欠点がある。
してＥＣＬゲートの出力振幅が一定に保持されるように
作動する。このため、特にＥＣＬゲート内において用い
られている抵抗の抵抗値が大きい負の温度特性を有して
いる場合には、温度上昇とともにケート電流が増加し、
半導体装置の発熱量は増大する。通常の使用状態におい
ては、半導体装置の冷却装置の能力が大きいため半導体
装置の温度は一定レベルに保持されているが、電源１「
圧の上昇およびｉｌ記冷却装置の故障等によシ、半棉体
装肴の発熱が冷却能力を越えるような場合には、半尋体
装歯の発熱量の増力口により半導体装あの温度が上昇し
、この温度上昇にともなって更に発熱が促進され、熱暴
走状態に陥るという欠点がある。
本発明の半導体装置は、論理ゲートを形成する差動増幅
器の定電流回路部にトランジスタを備え、前記トランジ
スタのベースに所定のバイアス’ｋＥＥを供給するバイ
アス回路を有するＥＣＬ型論理回路を構成する半導体装
置において、動作温度が特定温度以上になると前記トラ
ンジスタのベースに供給これるバイアス電圧を低下させ
るように作用する回路手段を備えてＮ成される。
器の定電流回路部にトランジスタを備え、前記トランジ
スタのベースに所定のバイアス’ｋＥＥを供給するバイ
アス回路を有するＥＣＬ型論理回路を構成する半導体装
置において、動作温度が特定温度以上になると前記トラ
ンジスタのベースに供給これるバイアス電圧を低下させ
るように作用する回路手段を備えてＮ成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示す回路図である。
第１図に示されるように、本実施例は、トランジスタＱ
１〜Ｑ３および抵抗Ｒ１〜Ｒ３により形成されるＥＣＬ
ゲート１−１と、ＥＣＬゲート１−１と同一〜成のＥＣ
Ｌゲート１−２および１−３と、バイアス回路２と、ト
ランジスタＱ４およびＲ４へＲ５により形成されるペー
ス電流バイパス回路３と、を備えている。
１〜Ｑ３および抵抗Ｒ１〜Ｒ３により形成されるＥＣＬ
ゲート１−１と、ＥＣＬゲート１−１と同一〜成のＥＣ
Ｌゲート１−２および１−３と、バイアス回路２と、ト
ランジスタＱ４およびＲ４へＲ５により形成されるペー
ス電流バイパス回路３と、を備えている。
第１図において、ＥＣＬゲート１−１〜３およびバイア
ス回路２の基本的動作については、前述の従来例の場合
と同様であるが、本発明においては、ベース電流バイパ
ス回路３が必須栴成要件として付加されている。ペース
電流バイパス回路３において、端子５２から供給される
負の電源電圧はトランジスタＱ４のエミッタに印加され
、トランジスタＱ、ａのコレクタＨ１ＥＣＬゲート１−
１のトランジスタＣｈのベース、およびＥＣＬゲート１
−２〜３のそれぞれの定電流回路部のトランジスタのベ
ースに接続される。半導体装置の通常の動作温度におい
ては、抵抗Ｒ，の両端の電圧はトランジスタＱ４のベー
ス・エミッタ間の１１１方向電圧に比較して低い値とな
るように抵抗Ｒ４およびＲ５の値が設定されている。
ス回路２の基本的動作については、前述の従来例の場合
と同様であるが、本発明においては、ベース電流バイパ
ス回路３が必須栴成要件として付加されている。ペース
電流バイパス回路３において、端子５２から供給される
負の電源電圧はトランジスタＱ４のエミッタに印加され
、トランジスタＱ、ａのコレクタＨ１ＥＣＬゲート１−
１のトランジスタＣｈのベース、およびＥＣＬゲート１
−２〜３のそれぞれの定電流回路部のトランジスタのベ
ースに接続される。半導体装置の通常の動作温度におい
ては、抵抗Ｒ，の両端の電圧はトランジスタＱ４のベー
ス・エミッタ間の１１１方向電圧に比較して低い値とな
るように抵抗Ｒ４およびＲ５の値が設定されている。
半導体装置の通常の動作温度においては、トランジスタ
Ｑ４のベース・エミッタ間にはほとんど宵流が流れス、
コレクタ・工はツタ間は「オフ」の状態になっている。
Ｑ４のベース・エミッタ間にはほとんど宵流が流れス、
コレクタ・工はツタ間は「オフ」の状態になっている。
このため、トランジスタＱｌのベースには、バイアス回
路２によって所定のバイアス電圧がトランジスタＱｓの
ベースに付与すれ、ＥＣＬゲート１−１の出方振幅は一
定に保持される。しかし、半導体装置の動作温度が異常
に上昇する場合には、トランジスタＱ４のベース・エミ
ッタ間の順方向電圧は低下し、トランジスタＱ４のコレ
クタ・エミッタ間は「オン」の状態となり、バイアス回
路２け端子５２の負電源側にクランプされて、トランジ
スタＱｓのベースに付与サレるバイアス−圧は低下する
。トランジスタＱ１に供給されるバイアス電圧の低下に
ともない、ＥＣＬゲート】−１のゲート’ｓ流は減少し
、半導体装置の発熱は抑制される。このことは、他の論
理ゲート１−２〜３についても同様である。なお、前記
バイアス電圧を低下させる特定の動作温度の設定は、ト
ランジスタＱ４と、抵抗Ｒ，，）！、５の比率によって
任意に設定することができる。
路２によって所定のバイアス電圧がトランジスタＱｓの
ベースに付与すれ、ＥＣＬゲート１−１の出方振幅は一
定に保持される。しかし、半導体装置の動作温度が異常
に上昇する場合には、トランジスタＱ４のベース・エミ
ッタ間の順方向電圧は低下し、トランジスタＱ４のコレ
クタ・エミッタ間は「オン」の状態となり、バイアス回
路２け端子５２の負電源側にクランプされて、トランジ
スタＱｓのベースに付与サレるバイアス−圧は低下する
。トランジスタＱ１に供給されるバイアス電圧の低下に
ともない、ＥＣＬゲート】−１のゲート’ｓ流は減少し
、半導体装置の発熱は抑制される。このことは、他の論
理ゲート１−２〜３についても同様である。なお、前記
バイアス電圧を低下させる特定の動作温度の設定は、ト
ランジスタＱ４と、抵抗Ｒ，，）！、５の比率によって
任意に設定することができる。
以上説明したように、本発明は、半導体の動作温度が特
足温度以上になると、ＥＣＬゲートの定％流回路部のト
ランジスタのペース電圧を低下させる回路手段を備える
ことにより、前記半導体装置の熱暴走を未然に防止する
ことができるという効果がある。
足温度以上になると、ＥＣＬゲートの定％流回路部のト
ランジスタのペース電圧を低下させる回路手段を備える
ことにより、前記半導体装置の熱暴走を未然に防止する
ことができるという効果がある。
第１図は本発明の一実施例の要部を示す回路図、第２図
は、従来の半導体装置の要部を示す回路図である。 図において、１−１〜３・・・・・・ＥＣＬゲート、２
・・・・・・バイアス回路、３・・・・・・ベース電流
７４７７回８５ ｂ Ｑ ｌ−Ｑ ａ・・・・・・ト
ランジスタｈＲ１〜Ｒ５・・・・・・抵抗。 第１ 響
は、従来の半導体装置の要部を示す回路図である。 図において、１−１〜３・・・・・・ＥＣＬゲート、２
・・・・・・バイアス回路、３・・・・・・ベース電流
７４７７回８５ ｂ Ｑ ｌ−Ｑ ａ・・・・・・ト
ランジスタｈＲ１〜Ｒ５・・・・・・抵抗。 第１ 響
Claims (1)
- 論理ゲートを形成する差動増幅器の定電流回路部にトラ
ンジスタを備え、前記トランジスタのベースに所定のバ
イアス電圧を供給するバイアス回路を有するＥＣＬ（Ｅ
ｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）型論理回路を
構成する半導体装置において、使用温度が特定温度以上
になると前記トランジスタのベースに供給されるバイア
ス電圧を低下させるように作用する回路手段を備えるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161127A JPS6315528A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161127A JPS6315528A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315528A true JPS6315528A (ja) | 1988-01-22 |
Family
ID=15729114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161127A Pending JPS6315528A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344715A3 (en) * | 1988-05-31 | 1991-03-27 | Fujitsu Limited | Semiconductor integrated circuit device having temperature detecting means |
| US6692325B1 (en) | 1999-10-19 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Gas discharge panel and method for manufacturing gas discharge panel |
-
1986
- 1986-07-08 JP JP61161127A patent/JPS6315528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344715A3 (en) * | 1988-05-31 | 1991-03-27 | Fujitsu Limited | Semiconductor integrated circuit device having temperature detecting means |
| US6692325B1 (en) | 1999-10-19 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Gas discharge panel and method for manufacturing gas discharge panel |
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