JPS63155498A - 半導体記憶装置 - Google Patents
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- JPS63155498A JPS63155498A JP61301604A JP30160486A JPS63155498A JP S63155498 A JPS63155498 A JP S63155498A JP 61301604 A JP61301604 A JP 61301604A JP 30160486 A JP30160486 A JP 30160486A JP S63155498 A JPS63155498 A JP S63155498A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ファーストイン・ファーストアウト（ＦＩＦＯ）メモリ
において、記憶部（セルマトリクス）とデータ出力との
間にレジスタを設け、セルマトリクスからデータ出力に
データを読出す際に、先行する読出し命令クロックによ
りセルマトリクスの記憶内容をレジスタに予め転送して
おくことにより読出しの高速化を図ると共に、データエ
ンプティの際には入力データを上記レジスタに直接転送
することによりレジスタの先行データによるデータ読出
し不定を防止したものである。
において、記憶部（セルマトリクス）とデータ出力との
間にレジスタを設け、セルマトリクスからデータ出力に
データを読出す際に、先行する読出し命令クロックによ
りセルマトリクスの記憶内容をレジスタに予め転送して
おくことにより読出しの高速化を図ると共に、データエ
ンプティの際には入力データを上記レジスタに直接転送
することによりレジスタの先行データによるデータ読出
し不定を防止したものである。
本発明は出力部にレジスタを付加して先行読出しを行う
ようにすると共にデータエンプティの際のデータネ定を
防止した半導体記憶装置すなわちＦＩＦＯメモリに関す
る。
ようにすると共にデータエンプティの際のデータネ定を
防止した半導体記憶装置すなわちＦＩＦＯメモリに関す
る。
従来のＦＩＦＯメモリを第７図、第８図を参照して説明
すると、ｌはデュアルポートのＭＯＳスタティック型メ
モリセルアレイであって、第５図に示すごとく、各メモ
リセルＭＣに対して、書込み側ワード線Ｗ Ｌ （Ｗ）
および読出し側ワード線Ｗ Ｌ （Ｒ）が接続されると
共に、書込み側ビン）＆１Ｌ（Ｗ）。
すると、ｌはデュアルポートのＭＯＳスタティック型メ
モリセルアレイであって、第５図に示すごとく、各メモ
リセルＭＣに対して、書込み側ワード線Ｗ Ｌ （Ｗ）
および読出し側ワード線Ｗ Ｌ （Ｒ）が接続されると
共に、書込み側ビン）＆１Ｌ（Ｗ）。
Ｉｒ（−）および読出し側ビット線ＢＬ（Ｒ）、丁τ（
Ｒ）が接続されている。書込み動作においては、書込み
側ワード線Ｗ Ｌ （Ｗ）がライトローデコーダ２−Ｗ
およびライトドライバ３−Ｗによって選択され、書込み
側ビット線Ｂ Ｌ （Ｗ）およびＢ Ｌ （Ｗ）がライ
トコラムデコーダ４−Ｗおよびライトゲート５−Ｗによ
って選択され、この結果、入力データＤｉｎがライトア
ンプ７を介して選択メモリセルＭＣに書込まれる。これ
らのライトローデコーダ２−Ｗおよびライトコラムデコ
ーダ４−Ｗにアドレスを与えるのがライトポインタ８で
あり、ライトポインタ８は書込みリセット信号丁丁Ｔ（
Ｗ）の受信後の書込みクロックＷを計数し、この計数値
を（ｉ−０，１，・・・）としたときにメモリセルアレ
イ１のＴ番地のメモリセルが選択される。なお、ライイ
ボインタ８において、ＣＬはクリア端子、ＣＫはクロッ
ク端子である。
Ｒ）が接続されている。書込み動作においては、書込み
側ワード線Ｗ Ｌ （Ｗ）がライトローデコーダ２−Ｗ
およびライトドライバ３−Ｗによって選択され、書込み
側ビット線Ｂ Ｌ （Ｗ）およびＢ Ｌ （Ｗ）がライ
トコラムデコーダ４−Ｗおよびライトゲート５−Ｗによ
って選択され、この結果、入力データＤｉｎがライトア
ンプ７を介して選択メモリセルＭＣに書込まれる。これ
らのライトローデコーダ２−Ｗおよびライトコラムデコ
ーダ４−Ｗにアドレスを与えるのがライトポインタ８で
あり、ライトポインタ８は書込みリセット信号丁丁Ｔ（
Ｗ）の受信後の書込みクロックＷを計数し、この計数値
を（ｉ−０，１，・・・）としたときにメモリセルアレ
イ１のＴ番地のメモリセルが選択される。なお、ライイ
ボインタ８において、ＣＬはクリア端子、ＣＫはクロッ
ク端子である。
他方、読出し動作においては、読出し側ワード線Ｗ Ｌ
（Ｒ）がリードローデコーダ２−Ｒおよびリードドラ
イバ３−Ｒによって選択され、リード側ビット線Ｂ Ｌ
（Ｒ）およびＢ Ｌ （Ｒ）がリードコラムデコーダ
４−Ｒおよびリードゲート５−Ｈによって選択され、こ
の結果、選択メモリセルＭＣのデータがセンスアンプ６
によってセンスされラッチ・リードアンプ１０を介して
出力データＤｏｕｔとして送出される。これらのり一ド
ローデコーダ２−Ｒおよびリードコラムデコーダ４−Ｈ
にアドレスを与えるのがリードポインタ９であり、リー
ドポインタ９は読出しリセット信号ＲＳ Ｔ （Ｒ）の
受信後の読出しクロックＩを計数し、この計数値をｊ（
ｊ＝０ 、１ 、・・・）としたときにメモリセルアレ
イ１の丁番地のメモリセルが選択される。なお、リード
ポインタ９において、ＣＬはクリア端子、ＣＫはクロッ
ク端子である。
（Ｒ）がリードローデコーダ２−Ｒおよびリードドラ
イバ３−Ｒによって選択され、リード側ビット線Ｂ Ｌ
（Ｒ）およびＢ Ｌ （Ｒ）がリードコラムデコーダ
４−Ｒおよびリードゲート５−Ｈによって選択され、こ
の結果、選択メモリセルＭＣのデータがセンスアンプ６
によってセンスされラッチ・リードアンプ１０を介して
出力データＤｏｕｔとして送出される。これらのり一ド
ローデコーダ２−Ｒおよびリードコラムデコーダ４−Ｈ
にアドレスを与えるのがリードポインタ９であり、リー
ドポインタ９は読出しリセット信号ＲＳ Ｔ （Ｒ）の
受信後の読出しクロックＩを計数し、この計数値をｊ（
ｊ＝０ 、１ 、・・・）としたときにメモリセルアレ
イ１の丁番地のメモリセルが選択される。なお、リード
ポインタ９において、ＣＬはクリア端子、ＣＫはクロッ
ク端子である。
なお、第８図において、トランジスタＱ、、Ｑ、’はラ
イトゲート５−Ｗの１ビット分を表わし、トランジスタ
Ｑ、、Ｑ、’はリードゲート５−Ｒの１ビット分を表わ
し、ＳＡはセンスアンプ６の１ビット分を表わす。
イトゲート５−Ｗの１ビット分を表わし、トランジスタ
Ｑ、、Ｑ、’はリードゲート５−Ｒの１ビット分を表わ
し、ＳＡはセンスアンプ６の１ビット分を表わす。
第９図を参照して第７図の読出し動作を詳細に説明する
と、図示しない読出しリセット信号ＲＳＴ（Ｒ）の受信
後の読出しクロックの百のｊ番目のローレベルのときに
は（ただし、０番地から開始する）、リードポインタ９
の出力ＲＰはｊ番地を示し、従って、選択部（２−Ｒ〜
５−Ｒ）はｊ番地のメモリセルをアクセス動作を実行し
、この結果、出力データＤｏｕｔは図示のごとくなる。
と、図示しない読出しリセット信号ＲＳＴ（Ｒ）の受信
後の読出しクロックの百のｊ番目のローレベルのときに
は（ただし、０番地から開始する）、リードポインタ９
の出力ＲＰはｊ番地を示し、従って、選択部（２−Ｒ〜
５−Ｒ）はｊ番地のメモリセルをアクセス動作を実行し
、この結果、出力データＤｏｕｔは図示のごとくなる。
次に、読出しクロック■が時刻１．にて立上ると、リー
ドポインタ９は時間ＴＡ後の時刻ｔ２に＋１カウントア
ツプしてその出力ＲＰはｊ番地から（ｊ＋１）番地に変
化する。そして、時刻ｔ、にて選択部（２−Ｒ〜５−Ｒ
）は（ｊ＋１）番地のメモリセルのアクセス動作に移行
し、その間にセンス動作も行われ、時刻ｔ４において出
力データＤｏｕｔは（ｊ＋１）番地の記憶内容を示すこ
とになる。
ドポインタ９は時間ＴＡ後の時刻ｔ２に＋１カウントア
ツプしてその出力ＲＰはｊ番地から（ｊ＋１）番地に変
化する。そして、時刻ｔ、にて選択部（２−Ｒ〜５−Ｒ
）は（ｊ＋１）番地のメモリセルのアクセス動作に移行
し、その間にセンス動作も行われ、時刻ｔ４において出
力データＤｏｕｔは（ｊ＋１）番地の記憶内容を示すこ
とになる。
この場合、サイクルタイムＴｃｖｃは、Ｔｃｙｃ＝Ｔａ
＋ Ｔ＋＋ ＋Ｔｃ （１）ただし、Ｔ
Ａは読出しクロック■の立上りからリードポインタ９の
出力ＲＰの決定までの時間、Ｔ、は選択部（２−Ｒ〜５
−Ｒ）の起動から読出しデータのセンス完了までの時間
、 Ｔｃはセンス完了からリードアンプ１０を介して出力デ
ータＤｏｕｔが決定されるまでの時間、で決定され、ま
た、アクセスタイムＴ’Ａｃは、Ｔ２Ｃ”’Ｔｍ＋Ｔｃ
（２）で決定される。
＋ Ｔ＋＋ ＋Ｔｃ （１）ただし、Ｔ
Ａは読出しクロック■の立上りからリードポインタ９の
出力ＲＰの決定までの時間、Ｔ、は選択部（２−Ｒ〜５
−Ｒ）の起動から読出しデータのセンス完了までの時間
、 Ｔｃはセンス完了からリードアンプ１０を介して出力デ
ータＤｏｕｔが決定されるまでの時間、で決定され、ま
た、アクセスタイムＴ’Ａｃは、Ｔ２Ｃ”’Ｔｍ＋Ｔｃ
（２）で決定される。
このように、ＦＩＦＯメモリの読出し時間が大きいとい
う問題点があった。
う問題点があった。
従って、本発明の目的は、読出し動作の高速化を図った
ＦＩＦＯメモリを提供することにある。
ＦＩＦＯメモリを提供することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図において、記憶部は０，１．・・・。
。第１図において、記憶部は０，１．・・・。
ｎ−ｉ番地が割当てられているデュアルポート型のもの
であり、従って、記憶部に対しては書込み動作と読出し
動作を並行して行える。書込み動作はライトポインタ手
段によって行われる。すなわち、ライトポインタ手段は
、書込みリセット信号ＲＳ Ｔ （Ｗ）によりリセット
され、この書込みリセット信号の受信後の書込みクロッ
クＷを計数し、該計数値をｉとしたときに（ｉは０，１
．・・・と変化する）、記憶部のｉ番地に入力データＤ
ｉｎを書込むものである。他方、読出し動作はリードポ
インタ手段によって行われる。すなわち、リードポイン
タ手段は、読出しリセット信号ＲＳ Ｔ （Ｒ）たとえ
ばその立下りによりリセットされると同時に記憶部のθ
番地の記憶内容を読出し、読出しリセット信号の立上り
と共にその後の読出しクロック■の立上りを計数し、該
計数値をｊとしたときに（ｊも０，１．・・・と変化す
る）、記憶部の（ｊ＋１）番地の記憶内容を読出すもの
である。エンプティ判別手段は記憶部に読出すべきデー
タがないというデータエンプティ状態を判別する。この
結果、スイッチ手段は、データエンプティ状態のときに
は入口データＤｉｎをレジスタに転送し、非データエン
プティ状態のときにはリードポインタ手段によって読出
されたデータをレジスタに転送する。そして、レジスタ
は記憶されたデータを前記読出しクロック百の受信毎に
出力データＤｏｕｔとして送出するものである。
であり、従って、記憶部に対しては書込み動作と読出し
動作を並行して行える。書込み動作はライトポインタ手
段によって行われる。すなわち、ライトポインタ手段は
、書込みリセット信号ＲＳ Ｔ （Ｗ）によりリセット
され、この書込みリセット信号の受信後の書込みクロッ
クＷを計数し、該計数値をｉとしたときに（ｉは０，１
．・・・と変化する）、記憶部のｉ番地に入力データＤ
ｉｎを書込むものである。他方、読出し動作はリードポ
インタ手段によって行われる。すなわち、リードポイン
タ手段は、読出しリセット信号ＲＳ Ｔ （Ｒ）たとえ
ばその立下りによりリセットされると同時に記憶部のθ
番地の記憶内容を読出し、読出しリセット信号の立上り
と共にその後の読出しクロック■の立上りを計数し、該
計数値をｊとしたときに（ｊも０，１．・・・と変化す
る）、記憶部の（ｊ＋１）番地の記憶内容を読出すもの
である。エンプティ判別手段は記憶部に読出すべきデー
タがないというデータエンプティ状態を判別する。この
結果、スイッチ手段は、データエンプティ状態のときに
は入口データＤｉｎをレジスタに転送し、非データエン
プティ状態のときにはリードポインタ手段によって読出
されたデータをレジスタに転送する。そして、レジスタ
は記憶されたデータを前記読出しクロック百の受信毎に
出力データＤｏｕｔとして送出するものである。
上述の手段によれば、リードポインタ手段は本来出力さ
れるべきデータより先行する番地のデータを読出してレ
ジスタに格納しておく、従って、次の読出し指令が入力
されたときには、出力されるデータは記憶部からではな
くレジスタから先行読出しされたデータが出力データと
して送出される。さらに、書込まれたデータを読尽くし
て読出すべきデータがな（なったエンプティ状態となっ
たときには、書込みが行われる前のデータがレジスタに
転送されないように、入力データがレジスタに直接書込
まれる。
れるべきデータより先行する番地のデータを読出してレ
ジスタに格納しておく、従って、次の読出し指令が入力
されたときには、出力されるデータは記憶部からではな
くレジスタから先行読出しされたデータが出力データと
して送出される。さらに、書込まれたデータを読尽くし
て読出すべきデータがな（なったエンプティ状態となっ
たときには、書込みが行われる前のデータがレジスタに
転送されないように、入力データがレジスタに直接書込
まれる。
第２図は本発明に係るＦＩＦＯメモリの一実施例を示す
ブロック回路図であって、第７図の要素にアンド回路１
１、エンプティ判別回路１２、スイッチ回路１３、およ
びレジスタ１４を付加したものである。すなわち、アン
ド回路１１の付加により、リードポインタ９においては
、読出しリセット信号ＲＳ Ｔ （Ｒ）はリードポイン
タ９のリセット信号として作用すると共に、読出しクロ
ック■としても作用することになり、従って、第２図に
おけるリードポインタ９の出力ＲＰは第７図のリードポ
インタ９の出力ＲＰより＋１先行することになる、つま
り、１読出しサイクル分読出し動作が先行することにな
る。なお、エンプティ判別回路１２がメモリセ。ルアレ
イ１に読出すべきデータがないことを示すエンプティ信
号Ｓｅ（“０”レベル）を発生した場合には、アンド回
路１１は閉成されて読出し動作は停止する。
ブロック回路図であって、第７図の要素にアンド回路１
１、エンプティ判別回路１２、スイッチ回路１３、およ
びレジスタ１４を付加したものである。すなわち、アン
ド回路１１の付加により、リードポインタ９においては
、読出しリセット信号ＲＳ Ｔ （Ｒ）はリードポイン
タ９のリセット信号として作用すると共に、読出しクロ
ック■としても作用することになり、従って、第２図に
おけるリードポインタ９の出力ＲＰは第７図のリードポ
インタ９の出力ＲＰより＋１先行することになる、つま
り、１読出しサイクル分読出し動作が先行することにな
る。なお、エンプティ判別回路１２がメモリセ。ルアレ
イ１に読出すべきデータがないことを示すエンプティ信
号Ｓｅ（“０”レベル）を発生した場合には、アンド回
路１１は閉成されて読出し動作は停止する。
非エンプティ状態（Ｓｅ−“１”）においては、メモリ
セルアレイ１から読出されたデータはスイッチ回路１３
のアンド回路Ｇ１およびオア回路Ｇ、を介してレジスタ
１４に一旦記憶されてから出力データＤｏｕｔとして送
出される。つまり、メモリセルアレイ１からの読出しデ
ータは１読出しサイクル分だけ遅延する。結局、同一番
の読出しサイクルでは、第２図のＦＩＦＯメモリも第７
図のＦＩＦＯメモリも同一番地の記憶内容が読出される
ことになるが、第２図のＦＩＦＯメそりにおいては、読
出しデータＤｏｕｔは既にメモリセルアレイ１からレジ
スタ１４に読出されているデータを出力するので読出し
サイクル自体が短縮できる。
セルアレイ１から読出されたデータはスイッチ回路１３
のアンド回路Ｇ１およびオア回路Ｇ、を介してレジスタ
１４に一旦記憶されてから出力データＤｏｕｔとして送
出される。つまり、メモリセルアレイ１からの読出しデ
ータは１読出しサイクル分だけ遅延する。結局、同一番
の読出しサイクルでは、第２図のＦＩＦＯメモリも第７
図のＦＩＦＯメモリも同一番地の記憶内容が読出される
ことになるが、第２図のＦＩＦＯメそりにおいては、読
出しデータＤｏｕｔは既にメモリセルアレイ１からレジ
スタ１４に読出されているデータを出力するので読出し
サイクル自体が短縮できる。
他方、エンプティ状態においては、入力データＤｉｎが
スイッチ回路１３のアンド回路Ｇｔおよびオア回路Ｇ３
を介してレジスタ１４に直接書込まれる。
スイッチ回路１３のアンド回路Ｇｔおよびオア回路Ｇ３
を介してレジスタ１４に直接書込まれる。
第３図は第２図のエンプティ判別回路周辺の詳細な回路
図である。
図である。
第３図において、ライトポインタ８は、書込みクロック
Ｗの立上りを検出してパルス信号を発生する立上り検出
器８１、および該パルス信号を計数するＮビットの２進
カウンタ８２を有する。２進カウンタ８２は書込みリセ
ット信号ＲＳ Ｔ （Ｗ）の立下りによってリセットさ
れる。同様に、リードポインタ９は、アンド回路１１の
出力の立上りを検出してパルス信号を発生する立上り検
出器９１、および該パルス信号を計数するＮビットの２
進カウンタ９２を有する。２進カウンタ９２は読出しリ
セット信号ＲＳ Ｔ （Ｒ）の立下りによってリセット
される。また、エンプティ判別回路１３は、読出しクロ
ック■の立下りを検出してパルス信号を発生する立下り
検出器１３１、該パルス信号を計数するＮビットの２進
カウンタ１３２、この２進カウンタ１３２の各出力とり
一ドボインク８の２進カウンタ８２の各出力との一致、
不一致を判別する排他的オア回路ＥＸｏ 、ＥＸＩ 、
・・・、 Ｅ Ｘｓ−＋ 。
Ｗの立上りを検出してパルス信号を発生する立上り検出
器８１、および該パルス信号を計数するＮビットの２進
カウンタ８２を有する。２進カウンタ８２は書込みリセ
ット信号ＲＳ Ｔ （Ｗ）の立下りによってリセットさ
れる。同様に、リードポインタ９は、アンド回路１１の
出力の立上りを検出してパルス信号を発生する立上り検
出器９１、および該パルス信号を計数するＮビットの２
進カウンタ９２を有する。２進カウンタ９２は読出しリ
セット信号ＲＳ Ｔ （Ｒ）の立下りによってリセット
される。また、エンプティ判別回路１３は、読出しクロ
ック■の立下りを検出してパルス信号を発生する立下り
検出器１３１、該パルス信号を計数するＮビットの２進
カウンタ１３２、この２進カウンタ１３２の各出力とり
一ドボインク８の２進カウンタ８２の各出力との一致、
不一致を判別する排他的オア回路ＥＸｏ 、ＥＸＩ 、
・・・、 Ｅ Ｘｓ−＋ 。
およびオア回路Ｇ４よりなる。２進カウンタ１３２も読
出しリセット信号ＲＳ Ｔ （Ｒ）によってリセットさ
れる。
出しリセット信号ＲＳ Ｔ （Ｒ）によってリセットさ
れる。
ここで、２進カウンタ８２の出力であるライトポインタ
値ＷＰは書込みクロックＷの立上り数を示しており、２
進カウンタ９２の出力であるリードポインタ値ＲＰは読
出しクロックＲ（７）立上り数＋１を示しており、２進
カウンタ１３２の出力ＲＰ宰はレジスタ１４のデータの
番地に対応する読出しクロック■の立下り数を示してい
る。そして、エンプティ判別回路１３は、ライトポイン
タ８の２進カウンタ８２の出力ＷＰと２進カウンタ１３
２の出力ＲＰ＊とが完全に一致したときに、エンプティ
信号Ｓｅ（“０″レベル）を発生する。
値ＷＰは書込みクロックＷの立上り数を示しており、２
進カウンタ９２の出力であるリードポインタ値ＲＰは読
出しクロックＲ（７）立上り数＋１を示しており、２進
カウンタ１３２の出力ＲＰ宰はレジスタ１４のデータの
番地に対応する読出しクロック■の立下り数を示してい
る。そして、エンプティ判別回路１３は、ライトポイン
タ８の２進カウンタ８２の出力ＷＰと２進カウンタ１３
２の出力ＲＰ＊とが完全に一致したときに、エンプティ
信号Ｓｅ（“０″レベル）を発生する。
次に、第２図の回路動作を説明する。
第４図は第２図においてデータエンプティがない場合の
読出し動作を説明するタイミング図である。
読出し動作を説明するタイミング図である。
第４図を参照すると、図示しない読出しリセット信号Ｒ
Ｓ Ｔ （Ｒ）の受信後の読出しクロック百のｊ番目ロ
ーレベルのときには、リードポインタ９は読出しリセッ
ト信号ＲＳ Ｔ （Ｒ） も読出しクロックＩとして計
数しているので、その出力ＲＰは（ｊ＋１）番地を示し
、従って、選択部（２−Ｒ〜５−Ｒ）は（ｊ＋１）番地
のメモリセルをアクセス動作を実行し、この結果、出力
データＤｏｕｔは図示のごとくなる。次に、読出しクロ
ック百が時刻ｔ１にて立上ると、リードポインタ９は時
間Ｔ、後の時刻ｔ２に＋１カウントアツプしてその出力
ＲＰは（ｊ＋１）番地から（ｊ＋２）番地に変化する。
Ｓ Ｔ （Ｒ）の受信後の読出しクロック百のｊ番目ロ
ーレベルのときには、リードポインタ９は読出しリセッ
ト信号ＲＳ Ｔ （Ｒ） も読出しクロックＩとして計
数しているので、その出力ＲＰは（ｊ＋１）番地を示し
、従って、選択部（２−Ｒ〜５−Ｒ）は（ｊ＋１）番地
のメモリセルをアクセス動作を実行し、この結果、出力
データＤｏｕｔは図示のごとくなる。次に、読出しクロ
ック百が時刻ｔ１にて立上ると、リードポインタ９は時
間Ｔ、後の時刻ｔ２に＋１カウントアツプしてその出力
ＲＰは（ｊ＋１）番地から（ｊ＋２）番地に変化する。
そして、時刻ｔ、にて選択部（２−Ｒ〜５−Ｒ）は（ｊ
＋２）番地のメモリセルのアクセス動作に移行し、その
間に、センス動作も行われる。このとき、並行して読出
しクロック■の立下゛りに応答してレジスタ１４は転送
モードに移る。
＋２）番地のメモリセルのアクセス動作に移行し、その
間に、センス動作も行われる。このとき、並行して読出
しクロック■の立下゛りに応答してレジスタ１４は転送
モードに移る。
つまり、時刻ｔ４においてレジスタ１４のデータ（ｊ＋
１）はリードアンプ１０を介して出力データＤｏｕｔと
して送出される。その後、時刻ｔ、において選択部（２
−Ｒ〜５−Ｒ）およびセンスアンプ６の動作が完了して
（ｊ＋２）番地のメモリセルの記憶内容がスイッチ回路
１３を介してレジスタ１４に書込まれることになる。従
って、この場合、サイクルタイムＴｃｖｃは、 Ｔｃｙｃ＝Ｔａ＋Ｔｍ （３）で決定
され、また、アクセスタイムＴＡｃは、Ｔａｃ＝Ｔｃ’
（４）ただし、Ｔｃ ′は読出
しクロック■の立下りからレジスタ１２の転送モード完
了までの時間、で決定される。
１）はリードアンプ１０を介して出力データＤｏｕｔと
して送出される。その後、時刻ｔ、において選択部（２
−Ｒ〜５−Ｒ）およびセンスアンプ６の動作が完了して
（ｊ＋２）番地のメモリセルの記憶内容がスイッチ回路
１３を介してレジスタ１４に書込まれることになる。従
って、この場合、サイクルタイムＴｃｖｃは、 Ｔｃｙｃ＝Ｔａ＋Ｔｍ （３）で決定
され、また、アクセスタイムＴＡｃは、Ｔａｃ＝Ｔｃ’
（４）ただし、Ｔｃ ′は読出
しクロック■の立下りからレジスタ１２の転送モード完
了までの時間、で決定される。
このように、上式（１）〜（４）から、サイクルタイム
ＴｃＹ、およびアクセスタイムＴ’ａｃは小さくなる。
ＴｃＹ、およびアクセスタイムＴ’ａｃは小さくなる。
第５図は第２図においてスイッチ回路１３が存在しない
場合であってデータエンプティが発生した場合の動作を
示す。つまり、スイッチ回路１３が存在しないものとし
て、リードゲート５−Ｒから読出されたデータのみがレ
ジスタ１４に書込まれるものとする。この場合、ライト
ポインタ８は、書込みリセット信号ＲＳ Ｔ （Ｗ）の
受信後に書込みクロックＷ （０）、（１）、（２）、
・・・を受信すると、ポインタ８の出力ＷＰは、図示の
ごとく、書込みクロックＷ （０）、（１）、（２）、
・・・の立上り毎に＋１カウントアツプしていく。他方
、リードポインタ９は、読出しリセット信号ＲＳ Ｔ
（Ｒ）の立下りによってリセットされ、リードポインタ
９の出力ＲＰはその直後のリセット信号ＲＳ Ｔ （Ｒ
）の立上りにより＋１カウントアツプする。引き続いて
、リードポインタ９が読出しクロック■を受信すると、
出力ＲＰはその立上り毎に＋１カウントアツプしていく
。つまり、リードポインタ９の出力ＲＰは読出しクロッ
クＲの互より＋１だけ先行していく。従って、読出しリ
セット信号ＲＳ Ｔ （Ｒ）が“０”から“１”レベル
に変化したときには、メモリセルアレイ１の０番地の記
憶内容がレジスタ１４に書込まれるが、この記憶内容（
０）”は以前にメモリセルアレイ１に書込まれたもので
あり、従って、データ（０）”は不定な値である。
場合であってデータエンプティが発生した場合の動作を
示す。つまり、スイッチ回路１３が存在しないものとし
て、リードゲート５−Ｒから読出されたデータのみがレ
ジスタ１４に書込まれるものとする。この場合、ライト
ポインタ８は、書込みリセット信号ＲＳ Ｔ （Ｗ）の
受信後に書込みクロックＷ （０）、（１）、（２）、
・・・を受信すると、ポインタ８の出力ＷＰは、図示の
ごとく、書込みクロックＷ （０）、（１）、（２）、
・・・の立上り毎に＋１カウントアツプしていく。他方
、リードポインタ９は、読出しリセット信号ＲＳ Ｔ
（Ｒ）の立下りによってリセットされ、リードポインタ
９の出力ＲＰはその直後のリセット信号ＲＳ Ｔ （Ｒ
）の立上りにより＋１カウントアツプする。引き続いて
、リードポインタ９が読出しクロック■を受信すると、
出力ＲＰはその立上り毎に＋１カウントアツプしていく
。つまり、リードポインタ９の出力ＲＰは読出しクロッ
クＲの互より＋１だけ先行していく。従って、読出しリ
セット信号ＲＳ Ｔ （Ｒ）が“０”から“１”レベル
に変化したときには、メモリセルアレイ１の０番地の記
憶内容がレジスタ１４に書込まれるが、この記憶内容（
０）”は以前にメモリセルアレイ１に書込まれたもので
あり、従って、データ（０）”は不定な値である。
また、同様に、書込みクロックｖ（２）が読出しクロッ
クＴ（１）より遅れると、読出しクロックＴ（１）にも
とづくリードポインタ９の出力ＲＰ（２）にもとづいて
メモリセルアレイ１の２番地の記憶内容がレジスタ１４
に書込まれるが、この記憶内容（２）”も以前にメモリ
セルアレイ１に書込まれたものであり、従って、データ
（２）”は不定な値である。しかるに、レジスタ１４か
らは読出しクロックＩにもとづいてこれらの不定な値も
出力Ｄｏｕｔとして送出されるという不都合がある。つ
まり、リードポインタ９の出力ＲＰはレジスタ１４の分
だけ＋１先行しているために、メモリセルアレイ１にお
いてはデータエンプティ状態が早めに発生してしまうが
、このときに読出しクロック−Ｒ−を停止しても、レジ
スタ１４における以前のデータが有効となってしまうた
めに、出力Ｄｏｕｔが不定な値となるからである。
クＴ（１）より遅れると、読出しクロックＴ（１）にも
とづくリードポインタ９の出力ＲＰ（２）にもとづいて
メモリセルアレイ１の２番地の記憶内容がレジスタ１４
に書込まれるが、この記憶内容（２）”も以前にメモリ
セルアレイ１に書込まれたものであり、従って、データ
（２）”は不定な値である。しかるに、レジスタ１４か
らは読出しクロックＩにもとづいてこれらの不定な値も
出力Ｄｏｕｔとして送出されるという不都合がある。つ
まり、リードポインタ９の出力ＲＰはレジスタ１４の分
だけ＋１先行しているために、メモリセルアレイ１にお
いてはデータエンプティ状態が早めに発生してしまうが
、このときに読出しクロック−Ｒ−を停止しても、レジ
スタ１４における以前のデータが有効となってしまうた
めに、出力Ｄｏｕｔが不定な値となるからである。
上記不都合はスイッチ回路１３の導入によって解消され
る。つまり、データエンプティ状態になったときには、
読出しクロック■の停止を行うと共に、レジスタ１４に
は入力データＤｉｎを書込みクロックＷのタイミングで
直接書込むようにしたものである。
る。つまり、データエンプティ状態になったときには、
読出しクロック■の停止を行うと共に、レジスタ１４に
は入力データＤｉｎを書込みクロックＷのタイミングで
直接書込むようにしたものである。
第６図は第２図においてスイッチ回路１３が存在する場
合であってデータエンプティが発生した場合の動作を示
す。リセット信号Ｒ３Ｔ（Ｗ）、ＴＴＴ（Ｒ）、書込み
クロックＷ、読出しクロック百、ライトポインタ出力Ｗ
Ｐ、リードポインタ出力ＲＰは第５図の場合と同様とす
る。この場合、エンプティ判別回路１３の２進カウンタ
１３２の出力ＲＰ＊は読出しクロック■の立下りに応じ
て変化する。従って、エンプティ判別回路１３はＷＰと
ＲＰ＊との一致点を検出してエンプティ信号Ｓｅ（“０
”レベル）を発生する。この結果、データエンプティ状
態では、入力データＤｉｎがスイッチ回路１３のアンド
回路Ｇ２およびオア回路Ｇ３を介してレジスタ１４に供
給され、書込みクロックたとえばＷ （０）、Ｗ （２
）の立下りタイミングで入力データＤｉｎ （０）、Ｄ
ｉｎ （２）が書込まれる。
合であってデータエンプティが発生した場合の動作を示
す。リセット信号Ｒ３Ｔ（Ｗ）、ＴＴＴ（Ｒ）、書込み
クロックＷ、読出しクロック百、ライトポインタ出力Ｗ
Ｐ、リードポインタ出力ＲＰは第５図の場合と同様とす
る。この場合、エンプティ判別回路１３の２進カウンタ
１３２の出力ＲＰ＊は読出しクロック■の立下りに応じ
て変化する。従って、エンプティ判別回路１３はＷＰと
ＲＰ＊との一致点を検出してエンプティ信号Ｓｅ（“０
”レベル）を発生する。この結果、データエンプティ状
態では、入力データＤｉｎがスイッチ回路１３のアンド
回路Ｇ２およびオア回路Ｇ３を介してレジスタ１４に供
給され、書込みクロックたとえばＷ （０）、Ｗ （２
）の立下りタイミングで入力データＤｉｎ （０）、Ｄ
ｉｎ （２）が書込まれる。
この結果、図示のごとく、レジスタ１４における不定な
値（０）” 、 （２）”は入力データＤｉｎ （０）
。
値（０）” 、 （２）”は入力データＤｉｎ （０）
。
Ｄｉｎ（２）に書替えられ、従って、次の読出しタイミ
ングＲ（０）、Ｔ （２）では正しいデータが出力Ｄｏ
ｕｔとして送出されることになる。
ングＲ（０）、Ｔ （２）では正しいデータが出力Ｄｏ
ｕｔとして送出されることになる。
なお、上述の実施例においては、ライトポインタ８およ
びリードポインタ９を別々にリセットしているが、１つ
のリセット信号により同時にリセットしてもよい。
びリードポインタ９を別々にリセットしているが、１つ
のリセット信号により同時にリセットしてもよい。
以上説明したように本発明によれば、先行読出しを行う
ことにより読出しサイクルタイムおよび読出しアクセス
タイムを小さくでき、従って、読出し速度を大きくでき
ると共に、データエンプティ状態におけるデータネ定状
態を防止できる。
ことにより読出しサイクルタイムおよび読出しアクセス
タイムを小さくでき、従って、読出し速度を大きくでき
ると共に、データエンプティ状態におけるデータネ定状
態を防止できる。
第１図は本発明の基本構成を示すブロック図、第２図は
本発明に係るＦＩＦＯメモリの一実施例を示すブロック
回路図、 第３図は第２図のエンプティ判別回路周辺の詳細な回路
図、 第４図〜第６図は第２図（第３図）の回路動作を説明す
るためのタイミング図、 第７図は従来のＦＩＦＯメモリのブロック回路図、第８
図は第７図のメモリセルアレイの詳細な回路図、 第９図は第７図の回路動作を説明するためのタイミング
図である。 １・・・メモリセルアレイ、 ２−Ｗ、２−Ｒ・・・ローデコーダ、 ３−Ｗ、３−Ｒ・・・ワードドライバ、４−Ｗ、４−Ｒ
・・・コラムデコーダ、５−Ｗ、５−Ｒ・・・ゲート、 ６・・・センスアンプ、 ７・・・ライトアンプ
、８・・・ライトポインタ、 ９・・・リードポイ
ンタ、１０・・・ラッチ・リードアンプ、 １１・・・アンド回路、 １２・・・エンプティ判別回路、 １３・・・スイッチ回路、 １４・・・レジスタ。
本発明に係るＦＩＦＯメモリの一実施例を示すブロック
回路図、 第３図は第２図のエンプティ判別回路周辺の詳細な回路
図、 第４図〜第６図は第２図（第３図）の回路動作を説明す
るためのタイミング図、 第７図は従来のＦＩＦＯメモリのブロック回路図、第８
図は第７図のメモリセルアレイの詳細な回路図、 第９図は第７図の回路動作を説明するためのタイミング
図である。 １・・・メモリセルアレイ、 ２−Ｗ、２−Ｒ・・・ローデコーダ、 ３−Ｗ、３−Ｒ・・・ワードドライバ、４−Ｗ、４−Ｒ
・・・コラムデコーダ、５−Ｗ、５−Ｒ・・・ゲート、 ６・・・センスアンプ、 ７・・・ライトアンプ
、８・・・ライトポインタ、 ９・・・リードポイ
ンタ、１０・・・ラッチ・リードアンプ、 １１・・・アンド回路、 １２・・・エンプティ判別回路、 １３・・・スイッチ回路、 １４・・・レジスタ。
Claims (1)
- 【特許請求の範囲】 １、０、１、・・・、ｎ−１番地が割当てられたデュア
ルポート記憶部（１）と、 書込みリセット信号（＠ＲＳＴ＠（Ｗ））によりリセッ
トされ、該書込みリセット信号の受信後の書込みクロッ
ク（Ｗ）を計数し、該計数値に応じた前記記憶部の番地
に入力データ（Ｄｉｎ）を書込むライトポインタ手段（
７、２−Ｗ、３−Ｗ、４−Ｗ、５−Ｗ）と、 読出しリセット信号（＠ＲＳＴ＠（Ｒ））によりリセッ
トされ、該読出しリセット信号と共にその後の読出しク
ロック（＠Ｒ＠）を計数し、該計数値に応じた前記記憶
部の番地の記憶データを読出すリードポインタ手段（９
、２−Ｒ、３−Ｒ、４−Ｒ、５−Ｒ、１２）と、 記憶されたデータを前記読出しクロック（＠Ｒ＠）の受
信毎に出力データ（Ｄｏｕｔ）として送出するレジスタ
（１２）と 前記記憶部のデータエンプティ状態を判別するエンプテ
ィ判別手段と、 データエンプティ状態のときには前記入力データを前記
レジスタに転送し、非データエンプティ状態のときには
前記リードポインタ手段によって読出されたデータを前
記レジスタに転送するスイッチ手段と、 を具備する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301604A JPS63155498A (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
| DE87311041T DE3786539T2 (de) | 1986-12-19 | 1987-12-15 | Halbleiterspeicher mit Doppelzugriffseinrichtung zur Realisierung eines Lesebetriebs mit hoher Geschwindigkeit. |
| EP87311041A EP0272869B1 (en) | 1986-12-19 | 1987-12-15 | Dual port type semiconductor memory device realizing a high speed read operation |
| KR8714462A KR910009404B1 (en) | 1986-12-19 | 1987-12-18 | Dual porttype semiconductor memory device with high speed operation |
| US07/134,997 US4823321A (en) | 1986-12-19 | 1987-12-18 | Dual port type semiconductor memory device realizing a high speed read operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301604A JPS63155498A (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155498A true JPS63155498A (ja) | 1988-06-28 |
Family
ID=17898947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301604A Pending JPS63155498A (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155498A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153289A (ja) * | 1982-03-05 | 1983-09-12 | Fujitsu Denso Ltd | フア−ストイン・フア−ストアウト・メモリ回路 |
| JPS61139990A (ja) * | 1984-12-10 | 1986-06-27 | Nec Corp | シリアルアクセスメモリ |
-
1986
- 1986-12-19 JP JP61301604A patent/JPS63155498A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153289A (ja) * | 1982-03-05 | 1983-09-12 | Fujitsu Denso Ltd | フア−ストイン・フア−ストアウト・メモリ回路 |
| JPS61139990A (ja) * | 1984-12-10 | 1986-06-27 | Nec Corp | シリアルアクセスメモリ |
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