JPS61139990A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPS61139990A JPS61139990A JP59260364A JP26036484A JPS61139990A JP S61139990 A JPS61139990 A JP S61139990A JP 59260364 A JP59260364 A JP 59260364A JP 26036484 A JP26036484 A JP 26036484A JP S61139990 A JPS61139990 A JP S61139990A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- activated
- external control
- time
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims description 21
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔跪業上の利用分野〕
本発明は半導体メモリ、特に外部制御信号に同期して発
生する内部信号によりシリアルにデータの読出し、書込
みが行なわれるシリアルアクセスメモリに関する。
生する内部信号によりシリアルにデータの読出し、書込
みが行なわれるシリアルアクセスメモリに関する。
昨今、音声信号、画像信号などの記憶素子として、シリ
アルに読出し、書込みを行なうことを特徴とする半導体
記憶回路（以下、シリアルアクセスメモリと称す）が用
いられてきている。
アルに読出し、書込みを行なうことを特徴とする半導体
記憶回路（以下、シリアルアクセスメモリと称す）が用
いられてきている。
第４図はｍｘｎビットのメモリセルマトリックスｌを持
つこの種のシリアルアクセスメモリの従来例の概略図で
ある。ｎビットデータレジスタ２はこのメモリセル１ト
リツクス１とデジット線１対につき１ビツトの割合で接
続されており、イン′パータ４を介する外部制御信号φ
ｉＫよりメモリセルマトリックス１とデータレジスタ２
との間でデータの転送が行なもれる。
つこの種のシリアルアクセスメモリの従来例の概略図で
ある。ｎビットデータレジスタ２はこのメモリセル１ト
リツクス１とデジット線１対につき１ビツトの割合で接
続されており、イン′パータ４を介する外部制御信号φ
ｉＫよりメモリセルマトリックス１とデータレジスタ２
との間でデータの転送が行なもれる。
読出し時には、外部制御信号φＲＩＩＣよりインバータ
１を介して駆動されるｎビットシフトレジスタ８により
ｎビットデータレジスタ２の内容が順次選択され、出力
回路７を通して出力端子ＯＵＴ ＫＶシリアル出力され
る。一方、書込み時には外部データ］）ｉＭの内容が、
外部制御信号φＲ１φＷによりそれぞれインバータ５．
ナントゲート６を介してｎビットシフトレジスタ８によ
り順次選択されてｎビットデータレジスタ２ヘシリアル
に書込まれる。。
１を介して駆動されるｎビットシフトレジスタ８により
ｎビットデータレジスタ２の内容が順次選択され、出力
回路７を通して出力端子ＯＵＴ ＫＶシリアル出力され
る。一方、書込み時には外部データ］）ｉＭの内容が、
外部制御信号φＲ１φＷによりそれぞれインバータ５．
ナントゲート６を介してｎビットシフトレジスタ８によ
り順次選択されてｎビットデータレジスタ２ヘシリアル
に書込まれる。。
第５図および第６図はそれぞれ上記の読出し、書込サイ
クルを示すタイムチャートである。−読出しサイクル（
第６図）において時刻ｔ、に外部制御信号φＩが活性化
（論理ＩＨルベルからｌＬ″レベルへ遷移）すると、イ
ンバータ４によりＩＨ箇の信号がデー９レジスタ２に印
加され、行セレクタ線（図示せず）の１つがＩＨｌレベ
ルになりメモリセルマトリックス１からデータレジスタ
２へのデータの転送が行なわれる。この時、シフトレジ
スタ８の初期化がそのリセット線（図示せず）を介して
同時に行なわれる。その後時刻ｔ、Ｋ、外部制御信号φ
Ｒが活性化（論理ＩＨルベルから＠Ｌ″レベルへ遷移）
すると、インバータ５を介して内部制御信号ψ０が活性
化（ＧＮＤレベルから電源レベルへ遷移）する。内部制
御信号ψ０が活性化するとある一定の時間ＴＡＯ経過後
リフトレジスタ８により選択されたデータレジスタ２か
らの情報Ｄ１が堀バス９を通って出力回路７から出力端
子ＯＵＴへ出力される。このとき、書込み系の外部制御
信号φｉは非活性（論理１Ｈ″レベル）状態でなければ
ならない。以後、以上のサイクルが繰返されて情報り。
クルを示すタイムチャートである。−読出しサイクル（
第６図）において時刻ｔ、に外部制御信号φＩが活性化
（論理ＩＨルベルからｌＬ″レベルへ遷移）すると、イ
ンバータ４によりＩＨ箇の信号がデー９レジスタ２に印
加され、行セレクタ線（図示せず）の１つがＩＨｌレベ
ルになりメモリセルマトリックス１からデータレジスタ
２へのデータの転送が行なわれる。この時、シフトレジ
スタ８の初期化がそのリセット線（図示せず）を介して
同時に行なわれる。その後時刻ｔ、Ｋ、外部制御信号φ
Ｒが活性化（論理ＩＨルベルから＠Ｌ″レベルへ遷移）
すると、インバータ５を介して内部制御信号ψ０が活性
化（ＧＮＤレベルから電源レベルへ遷移）する。内部制
御信号ψ０が活性化するとある一定の時間ＴＡＯ経過後
リフトレジスタ８により選択されたデータレジスタ２か
らの情報Ｄ１が堀バス９を通って出力回路７から出力端
子ＯＵＴへ出力される。このとき、書込み系の外部制御
信号φｉは非活性（論理１Ｈ″レベル）状態でなければ
ならない。以後、以上のサイクルが繰返されて情報り。
・・・・・・が出力端子ＯＵＴに出力される。
一方、書込みサイクル（第６図）においては、外部制御
信号φ１．φＲおよび内部制御信号ψ。の活性化が図示
のよ５に行なわれ、外部入力データＤ ！ ｘｌ ＊
Ｄ ！ Ｉｔ・・・・・・が入力回路８を介してｎビッ
トデータレジスタ２へ順次書込まれる。その後データレ
ジスタ２からメモリセルマトリックスｂへの一データ伝
送が行なわれる。
信号φ１．φＲおよび内部制御信号ψ。の活性化が図示
のよ５に行なわれ、外部入力データＤ ！ ｘｌ ＊
Ｄ ！ Ｉｔ・・・・・・が入力回路８を介してｎビッ
トデータレジスタ２へ順次書込まれる。その後データレ
ジスタ２からメモリセルマトリックスｂへの一データ伝
送が行なわれる。
ところで、ｉ出しサイクルにおけるアクセス時間Ｔ人０
は理想的には零であることが望ましいが１、実際にはプ
ロセス条件、電源電圧、周囲温度などの影響を受は易く
零ではない。
は理想的には零であることが望ましいが１、実際にはプ
ロセス条件、電源電圧、周囲温度などの影響を受は易く
零ではない。
本発明の目的は、読出しサイクルにおける実効的なアク
セス時間を零にするシリアルアクセスメモリを提供する
ことである。
セス時間を零にするシリアルアクセスメモリを提供する
ことである。
ｃ問題点を解決するための手段〕
本発明は、シリアルアクセスメモリでは次に選択される
アドレスが既知（アドレスが順次、更新される）である
ことに着目し、読出し動作時に。
アドレスが既知（アドレスが順次、更新される）である
ことに着目し、読出し動作時に。
前記内部制御信号を前記外部制御信号が活性化する前に
活性化し、前記外部制御信号が最初に活性化する前に先
頭番地のデータを出力せしめる論理回路を備えて、信号
が当該７ド、レスに対応して活性化する前に内部制御信
号により当該アドレスのデータを出力して、読出しサイ
クルに？ける実効的なアクセス時間を零にしたものであ
る。
活性化し、前記外部制御信号が最初に活性化する前に先
頭番地のデータを出力せしめる論理回路を備えて、信号
が当該７ド、レスに対応して活性化する前に内部制御信
号により当該アドレスのデータを出力して、読出しサイ
クルに？ける実効的なアクセス時間を零にしたものであ
る。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明のシリアルアクセスメモリの第１の実施
例を示すブロック図である。本実施例は、第４図に示す
従来例において、読出し準備完了信号ψ、が加えられる
とともに、第４図のインバータ５のかわりに読出し準備
完了信号ψ、と外部制御信号φ□との論理積をとるアン
ドゲート１１と、外部制御信号φ、を反転するインバー
タ１２と、アンドゲート１１とインバータ１ｚの論理和
をとり内部制御信号ψｂを出力するオアゲート１０を設
けたものである。上述のアンドゲート１１．ナンドゲー
）１１およびオアゲート１０よりなる論理回路の出力で
ある内部制御信号ψ。は外部制御信号φ凡の活性化時、
もしくは外部制御・、信号φ１が非活性状態（論理１Ｈ
″レベル）かつ読出し準備完了信号ψ、が活性状態＜Ｕ
源しベル）のとき活性化する。
例を示すブロック図である。本実施例は、第４図に示す
従来例において、読出し準備完了信号ψ、が加えられる
とともに、第４図のインバータ５のかわりに読出し準備
完了信号ψ、と外部制御信号φ□との論理積をとるアン
ドゲート１１と、外部制御信号φ、を反転するインバー
タ１２と、アンドゲート１１とインバータ１ｚの論理和
をとり内部制御信号ψｂを出力するオアゲート１０を設
けたものである。上述のアンドゲート１１．ナンドゲー
）１１およびオアゲート１０よりなる論理回路の出力で
ある内部制御信号ψ。は外部制御信号φ凡の活性化時、
もしくは外部制御・、信号φ１が非活性状態（論理１Ｈ
″レベル）かつ読出し準備完了信号ψ、が活性状態＜Ｕ
源しベル）のとき活性化する。
第２図は第１図のシリアルアクセスメモリの読出しサイ
クルのタイムチャートである。外部制御信号φＩが時刻
ｔ１に活性化し、外部制御信号φＲが時刻ｔ、に最初に
活性化する前の時刻ｔ！に読出し準備完了信号ψＩが活
性化して（もちろん、外部制御信号φ７は非活性状態）
、内部制御信号ψ。
クルのタイムチャートである。外部制御信号φＩが時刻
ｔ１に活性化し、外部制御信号φＲが時刻ｔ、に最初に
活性化する前の時刻ｔ！に読出し準備完了信号ψＩが活
性化して（もちろん、外部制御信号φ７は非活性状態）
、内部制御信号ψ。
が活性化し、外部制御信号φＲが最初に活性化する時刻
ｔ、以前にデータレジスタ２の０番地の情報Ｄ１が読出
され、出力端子ＯＵＴ Ｋ出力される。したがって、時
刻ｔ、において外部制御信号φ８が最初に活性化したと
きには、データレジスタ２のθ番地の情報Ｄ１はずれて
出力端子ＯＵＴ Ｋ出力されており、実質的なアクセス
時間が零となる。そしてこの時刻ｔ、における外部制御
信号φＲの活性化により内部制御信号ψｂが活性化して
次の番地、すなわち１番地の情報り、が読出される。同
様にして、時刻ｔ４・・・・・・Ｋおける外部制御信号
φＲの活性化により、２番地の情報Ｄ３・・・・・・が
読出される。
ｔ、以前にデータレジスタ２の０番地の情報Ｄ１が読出
され、出力端子ＯＵＴ Ｋ出力される。したがって、時
刻ｔ、において外部制御信号φ８が最初に活性化したと
きには、データレジスタ２のθ番地の情報Ｄ１はずれて
出力端子ＯＵＴ Ｋ出力されており、実質的なアクセス
時間が零となる。そしてこの時刻ｔ、における外部制御
信号φＲの活性化により内部制御信号ψｂが活性化して
次の番地、すなわち１番地の情報り、が読出される。同
様にして、時刻ｔ４・・・・・・Ｋおける外部制御信号
φＲの活性化により、２番地の情報Ｄ３・・・・・・が
読出される。
第８図は第１図のシリアルアクセスメモリの書込みナイ
クルのタイムチャートである。読出し準備完了信号ψＢ
が時刻ｔ、に活性化しても内部制御信号ψυはこれによ
り活性化しないので読出し準備完了信号ψ３．の影響を
受けず、第４図に示す従来例における書込みと全く同様
の動作を行なうことができる。
クルのタイムチャートである。読出し準備完了信号ψＢ
が時刻ｔ、に活性化しても内部制御信号ψυはこれによ
り活性化しないので読出し準備完了信号ψ３．の影響を
受けず、第４図に示す従来例における書込みと全く同様
の動作を行なうことができる。
第７図は第４図のｎビットレフトレジスタ８のかわりに
列デコーダ１８と列カクンタ１４とをもって構成したシ
リアルアクセスメモリの従来例で。あるが、このシリア
ルアクセスメモリにも本発明を適用することが可能であ
る。
列デコーダ１８と列カクンタ１４とをもって構成したシ
リアルアクセスメモリの従来例で。あるが、このシリア
ルアクセスメモリにも本発明を適用することが可能であ
る。
本発明は以上説明したように、読出し動作時Ｋ。
内部制御信号を外部制御信号が活性化する前に活性化し
当該外部制御信号が最初に活性化する前に先頭番地のデ
ータを出力せしめる論理回路を備えることにより読出し
ナイクルの実効アクセス時間を零とする効果がある。
当該外部制御信号が最初に活性化する前に先頭番地のデ
ータを出力せしめる論理回路を備えることにより読出し
ナイクルの実効アクセス時間を零とする効果がある。
第１図は本発明によるシリアルアクセスメモリの−の実
施例のブロック図、第２図および第８図は第１図の実施
例のそれぞれの読出しおよび書込動作時のタイムチャー
ト、第４図はシリアルアクセスメモリの従来例のプａツ
ク図、第５図および第６図は第４図の従来例におけるそ
れぞれ読出しおよび書込動作のタイムチャート、第７図
はシリアルアクセスメモリの別の従来例のブロック図で
。 ある。 ψ０・・・・・・・・・・・・・・・内部制御信号。 φ１．φＷ、φＲ・・・・・・外部制御信号。 １０・・・・・・叫旧・・オアゲー）ｔ
７１１・・・・・・・・・・・・・・・アン
ドゲート。 １ｚ・・・・・・・・・・・・・・・インバータ。 第４図
施例のブロック図、第２図および第８図は第１図の実施
例のそれぞれの読出しおよび書込動作時のタイムチャー
ト、第４図はシリアルアクセスメモリの従来例のプａツ
ク図、第５図および第６図は第４図の従来例におけるそ
れぞれ読出しおよび書込動作のタイムチャート、第７図
はシリアルアクセスメモリの別の従来例のブロック図で
。 ある。 ψ０・・・・・・・・・・・・・・・内部制御信号。 φ１．φＷ、φＲ・・・・・・外部制御信号。 １０・・・・・・叫旧・・オアゲー）ｔ
７１１・・・・・・・・・・・・・・・アン
ドゲート。 １ｚ・・・・・・・・・・・・・・・インバータ。 第４図
Claims (1)
- 外部制御信号に同期して発生する内部制御信号により
、シリアルにデータの読出し、書込みが行なわれるシリ
アルアクセスメモリにおいて、読出し動作時に、前記内
部制御信号を前記外部制御信号が活性化する前に活性化
し、前記外部制御信号が最初に活性化する前に先頭番地
のデータを出力せしめる論理回路を備えたことを特徴と
するシリアルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260364A JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260364A JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139990A true JPS61139990A (ja) | 1986-06-27 |
| JPH081745B2 JPH081745B2 (ja) | 1996-01-10 |
Family
ID=17346906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260364A Expired - Lifetime JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081745B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155497A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63155496A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02257494A (ja) * | 1988-01-28 | 1990-10-18 | Natl Semiconductor Corp <Ns> | ユーザが決定した開始アドレスを有する直列メモリの逐次的読取アクセス |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-12-10 JP JP59260364A patent/JPH081745B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155497A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63155496A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02257494A (ja) * | 1988-01-28 | 1990-10-18 | Natl Semiconductor Corp <Ns> | ユーザが決定した開始アドレスを有する直列メモリの逐次的読取アクセス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081745B2 (ja) | 1996-01-10 |
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