JPS63156355A - 光・電子集積回路 - Google Patents
光・電子集積回路Info
- Publication number
- JPS63156355A JPS63156355A JP61304508A JP30450886A JPS63156355A JP S63156355 A JPS63156355 A JP S63156355A JP 61304508 A JP61304508 A JP 61304508A JP 30450886 A JP30450886 A JP 30450886A JP S63156355 A JPS63156355 A JP S63156355A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- layer
- electrodes
- electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Semiconductor Lasers (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
光素子チップと電子素子チップを組み込んだ光・電子集
積回路（ＯＥＩＣ）において、チップ接続用電極をチッ
プ側面まで延長して形成し、各チップの側面電極を密着
するようにして各チップを基板上に配置することにより
チップ間接続を行い、浮遊のインダクタンスや容量を低
減した超高速、高集積の構造を提起する。
積回路（ＯＥＩＣ）において、チップ接続用電極をチッ
プ側面まで延長して形成し、各チップの側面電極を密着
するようにして各チップを基板上に配置することにより
チップ間接続を行い、浮遊のインダクタンスや容量を低
減した超高速、高集積の構造を提起する。
本発明はハイブリッド集積技術による超高速、高集積の
０ＥＩＣに関する。
０ＥＩＣに関する。
光素子と電子素子を小さなパッケージに組み込んだ０Ｂ
ＩＣは将来の光通信用デバイス、超高速、超高集積コン
ピュータ用デバイスとして有望であり、各所で研究開発
が活発に行われている。
ＩＣは将来の光通信用デバイス、超高速、超高集積コン
ピュータ用デバイスとして有望であり、各所で研究開発
が活発に行われている。
光素子と電子素子の接続法は大別して２通りあり、その
１つは光素子と電子素子をモノリシックに集積する方法
（３次元ＩＣを含む）であり、その２は別個の半導体プ
ロセスを通して作成された光素子と電子素子（ＶＬＳＩ
を含む）とをハイブリッドに集積する方法である。
１つは光素子と電子素子をモノリシックに集積する方法
（３次元ＩＣを含む）であり、その２は別個の半導体プ
ロセスを通して作成された光素子と電子素子（ＶＬＳＩ
を含む）とをハイブリッドに集積する方法である。
ハイブリッド集積技術は光素子と電子素子の各々を高歩
留に作成できる点が優れている。
留に作成できる点が優れている。
この技術は大別してワイヤボンディング法とフリップチ
ップ法とがあり、後者は配線長を極めて短くでき、高速
動作が可能な点で優れている。
ップ法とがあり、後者は配線長を極めて短くでき、高速
動作が可能な点で優れている。
しかしながら、従来のフリップチップ法は電子素子の上
に、光素子を載せるというようにチップの２段積みを必
要とし、チップの位置合わせや、放熱の問題や、デバイ
スの信頼性の点でまだ不十分である。
に、光素子を載せるというようにチップの２段積みを必
要とし、チップの位置合わせや、放熱の問題や、デバイ
スの信頼性の点でまだ不十分である。
上記のように、従来法によるハイブリッド構造では、超
高速動作の可能な、高信頼の０ＢＩＣが得られなかった
。
高速動作の可能な、高信頼の０ＢＩＣが得られなかった
。
上記問題点の解決は、光素子を形成したチップと電子素
子を形成したチップを同一基板上に配置してなり、 各チップは、その側面まで延長して形成されたチップ接
続用電極を有し、かつ該電極を突き合わせてお互いに電
気的に接続されている光・電子集積回路によって達成さ
れる。
子を形成したチップを同一基板上に配置してなり、 各チップは、その側面まで延長して形成されたチップ接
続用電極を有し、かつ該電極を突き合わせてお互いに電
気的に接続されている光・電子集積回路によって達成さ
れる。
本発明によると、チップ側面の電極どうしを接触させて
接続をとるため、ワイヤボンディング法のようにワイヤ
配線による浮遊のインダクタンスや容量がなく最短距離
でチップ間接続が行えるため、超高速動作が可能となり
、また、フリップチップ法のようにチップどうしを重ね
合わせることはなく各チップはすべて表面を上向きに配
置されるため、製造プロセスが容易でデバイスの信頼性
を低下させる危険度は少なくなる。
接続をとるため、ワイヤボンディング法のようにワイヤ
配線による浮遊のインダクタンスや容量がなく最短距離
でチップ間接続が行えるため、超高速動作が可能となり
、また、フリップチップ法のようにチップどうしを重ね
合わせることはなく各チップはすべて表面を上向きに配
置されるため、製造プロセスが容易でデバイスの信頼性
を低下させる危険度は少なくなる。
第１図（１）、（２）は本発明の一実施例を説明する０
ＥＩＣの断面図と一部斜視図である。
ＥＩＣの断面図と一部斜視図である。
図は受光素子としてＰＩＮフォトダイオードと、電子素
子としてＦＥＴ回路とを基板上に組み込んだハイブリッ
ド０ＥＩＧを示す。
子としてＦＥＴ回路とを基板上に組み込んだハイブリッ
ド０ＥＩＧを示す。
ＰＩＮフォトダイオードのチップは、半絶縁性ＩｎＰ（
ＳＩ−１ｎＰ）基板１１の受光領域に形成された凹部に
、各層の端面がでるようにｐ”−ＡＩＩｎＡｓ ｊｉ１
２、ｎ−−ＩｎＧａＡｓ層１３、ｎ”−ＩｎＧａＡｓ層
１４が順次形成されている。
ＳＩ−１ｎＰ）基板１１の受光領域に形成された凹部に
、各層の端面がでるようにｐ”−ＡＩＩｎＡｓ ｊｉ１
２、ｎ−−ＩｎＧａＡｓ層１３、ｎ”−ＩｎＧａＡｓ層
１４が順次形成されている。
平坦化されたチップ表面に被着された絶縁層（ＳｉＮ）
層１５に形成された開口部を通じてｐ”−ＡｌｌｎＡｓ
層１２の端面はｐ型電極（Ａｕ／Ｚｎ／Ａｕ） １６に
、ｎ”ＪｎＧａＡｓ層１４はｎ型電極（Ａｕ／ＡｕＧｅ
） １７に接続されている。
層１５に形成された開口部を通じてｐ”−ＡｌｌｎＡｓ
層１２の端面はｐ型電極（Ａｕ／Ｚｎ／Ａｕ） １６に
、ｎ”ＪｎＧａＡｓ層１４はｎ型電極（Ａｕ／ＡｕＧｅ
） １７に接続されている。
各電極１６．１７は、それぞれ延長電極（ＡｕＳｎ）
１８．１９により斜視図に示されるようにチップ端面ま
で延長されている。
１８．１９により斜視図に示されるようにチップ端面ま
で延長されている。
ＦＥＴ回路のチップは、５ｒ−ＧａＡｓ基板２１のソー
ス、ドレイン、チャネル領域にＳｉをイオン注入して形
成されたｎ型領域２２上にソース、ドレイン電極（Ａｕ
／ＡｕＧｅ） ２３、ゲート電極（ＷＳｉ）２４が形成
されている。
ス、ドレイン、チャネル領域にＳｉをイオン注入して形
成されたｎ型領域２２上にソース、ドレイン電極（Ａｕ
／ＡｕＧｅ） ２３、ゲート電極（ＷＳｉ）２４が形成
されている。
ＰＩＮフォトダイオードに接続する電極は、延長電極（
ＡｕＳｎ）２５等によりチップ端面まで延長されている
。
ＡｕＳｎ）２５等によりチップ端面まで延長されている
。
０ＥＩＣは、上記のＰＩＮフォトダイオードのチップと
ＰＥ７回路のチップを、各延長電極が突き合わされるよ
うに絶縁性の基板１の上に配置して形成される。
ＰＥ７回路のチップを、各延長電極が突き合わされるよ
うに絶縁性の基板１の上に配置して形成される。
第２図は本発明の他の実施例を説明する半導体レーザチ
ップの斜視図である。
ップの斜視図である。
図は第１図のハイブリッド０ＢＩＣにおいて、受光素子
の代わりに発光素子用いる場合の、発光素子として半導
体レーザチップを示す。
の代わりに発光素子用いる場合の、発光素子として半導
体レーザチップを示す。
半導体レーザチップは、５ｌ−ＧａＡｓ基板３１に形成
された凹部に、各層の端面がでるようにｐ”−ＧａＡｓ
バッファ層３２、ｐ−ＡｌＧａＡｓクラッド層３３、多
層量子井戸構造（ＭＱＷ）発光層３４、ｎ−ＡｌＧａＡ
ｓクラッド層３５、ｎ”−ＧａＡｓキャップＮ３６が順
次形成されている。
された凹部に、各層の端面がでるようにｐ”−ＧａＡｓ
バッファ層３２、ｐ−ＡｌＧａＡｓクラッド層３３、多
層量子井戸構造（ＭＱＷ）発光層３４、ｎ−ＡｌＧａＡ
ｓクラッド層３５、ｎ”−ＧａＡｓキャップＮ３６が順
次形成されている。
３７．３８はＺｎｎ拡散現型領域、横方向の光を閉じ込
める無秩序化領域を形成する。
める無秩序化領域を形成する。
平坦化されたチップ表面に被着された絶縁Ｎ３９に形成
された開口部を通じて、ｎ”−ＧａＡｓキャップ層３６
はｐ型電極（Ａｕ／ＡｕＧｅ） ４０に、ｐ”−ＧａＡ
ｓバソファ層３２の端面はｎ型電極（Ａｕ／Ｚｎ／Ａｕ
） ４１に接続されている。
された開口部を通じて、ｎ”−ＧａＡｓキャップ層３６
はｐ型電極（Ａｕ／ＡｕＧｅ） ４０に、ｐ”−ＧａＡ
ｓバソファ層３２の端面はｎ型電極（Ａｕ／Ｚｎ／Ａｕ
） ４１に接続されている。
各電極４０．４１は、それぞれ延長電極（ＡｕＳｎ）４
２．４３により図示のようにチップ端面まで延長され、
ＦＥＴ回路と接続できるようになっている。
２．４３により図示のようにチップ端面まで延長され、
ＦＥＴ回路と接続できるようになっている。
以上詳細に説明したように本発明によるハイブリッド構
造では、超高速動作の可能な、高信頼の０ＥＩＣが得ら
れる。
造では、超高速動作の可能な、高信頼の０ＥＩＣが得ら
れる。
第１図（１）、（２）は本発明の一実施例を説明する０
ＥＩＣの断面図と一部斜視図、 第２図は本発明の他の実施例を説明する半導体レーザチ
ップの斜視図である。 図において、 １は基板、 １１は５Ｉ−ＩｎＰ基板、 １２はｐ”−ＡｌｌｎＡｓ層、 １３はｎ−ＩｎＧａＡｓ層、 １４はｎ”−ＩｎＧａＡｓ層、 １５は絶８ｉ層でＳｉＮ層、 １６はｎ型電極（Ａｕ／Ｚｎ／Ａｕ）、１７はｎ型電極
（Ａｕ／ＡｕＧｅ）、 １８．１９は延長電極（ＡｕＳｎ）、 ２１は５ｌ−ＧａＡｓ基板、 ２２はソース、ドレイン、チャネル領域でｎ型領域、 ２３はソース、ドレイン電極（Ａｕ／ＡｕＧｅ）、２４
はゲート重視（匈５ｉ）２． ２５は延長電極（八ｕＳｎ）、 ３１は５ｒ−ＧａＡｓ 基十反、 ３２はｐ”−ＧａＡｓハソファ層、 ３３はｐ−ＡｌＧａＡｓクラッド層、 ３４はＭＱＷ発光層、 ３５はｎ−ＡｌＧａＡｓクラッド層、 ３６はｎ”−ＧａＡｓキャップ層、 ３７．３８はＺｎ拡散領域で無秩序化領域、３９は絶縁
層、 ４０はｎ型電極（Ａｕ／ＡｕＧｅ）、 ４１はｎ型電極（Ａｕ／Ｚｎ／Ａｕ）、４２．４３延長
電極（ＡｕＳｎ） 蕗１図 笥２（２）
ＥＩＣの断面図と一部斜視図、 第２図は本発明の他の実施例を説明する半導体レーザチ
ップの斜視図である。 図において、 １は基板、 １１は５Ｉ−ＩｎＰ基板、 １２はｐ”−ＡｌｌｎＡｓ層、 １３はｎ−ＩｎＧａＡｓ層、 １４はｎ”−ＩｎＧａＡｓ層、 １５は絶８ｉ層でＳｉＮ層、 １６はｎ型電極（Ａｕ／Ｚｎ／Ａｕ）、１７はｎ型電極
（Ａｕ／ＡｕＧｅ）、 １８．１９は延長電極（ＡｕＳｎ）、 ２１は５ｌ−ＧａＡｓ基板、 ２２はソース、ドレイン、チャネル領域でｎ型領域、 ２３はソース、ドレイン電極（Ａｕ／ＡｕＧｅ）、２４
はゲート重視（匈５ｉ）２． ２５は延長電極（八ｕＳｎ）、 ３１は５ｒ−ＧａＡｓ 基十反、 ３２はｐ”−ＧａＡｓハソファ層、 ３３はｐ−ＡｌＧａＡｓクラッド層、 ３４はＭＱＷ発光層、 ３５はｎ−ＡｌＧａＡｓクラッド層、 ３６はｎ”−ＧａＡｓキャップ層、 ３７．３８はＺｎ拡散領域で無秩序化領域、３９は絶縁
層、 ４０はｎ型電極（Ａｕ／ＡｕＧｅ）、 ４１はｎ型電極（Ａｕ／Ｚｎ／Ａｕ）、４２．４３延長
電極（ＡｕＳｎ） 蕗１図 笥２（２）
Claims (1)
- 【特許請求の範囲】 光素子を形成したチップと電子素子を形成したチップ
を同一基板上に配置してなり、 各チップは、その側面まで延長して形成されたチップ接
続用電極を有し、かつ該電極を突き合わせてお互いに電
気的に接続されている ことを特徴とする光・電子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304508A JPS63156355A (ja) | 1986-12-19 | 1986-12-19 | 光・電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304508A JPS63156355A (ja) | 1986-12-19 | 1986-12-19 | 光・電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156355A true JPS63156355A (ja) | 1988-06-29 |
Family
ID=17933881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304508A Pending JPS63156355A (ja) | 1986-12-19 | 1986-12-19 | 光・電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338973B1 (en) * | 1997-08-18 | 2002-01-15 | Texas Instruments Incorporated | Semiconductor device and method of fabrication |
| JP2006019526A (ja) * | 2004-07-01 | 2006-01-19 | Ibiden Co Ltd | 光学素子、パッケージ基板および光通信用デバイス |
-
1986
- 1986-12-19 JP JP61304508A patent/JPS63156355A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338973B1 (en) * | 1997-08-18 | 2002-01-15 | Texas Instruments Incorporated | Semiconductor device and method of fabrication |
| JP2006019526A (ja) * | 2004-07-01 | 2006-01-19 | Ibiden Co Ltd | 光学素子、パッケージ基板および光通信用デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20260041012A1 (en) | Direct-bonded optoelectronic interconnect for high-density integrated photonics | |
| US20250004197A1 (en) | Directly bonded optical components | |
| US12395246B2 (en) | Optically-enhanced multichip packaging | |
| US20170261708A1 (en) | Compact optical transceiver by hybrid multichip integration | |
| US20090078963A1 (en) | Nano-optoelectronic chip structure and method | |
| KR20060129526A (ko) | 서브 장착부가 없는 플립칩 발광 다이오드 장치 | |
| JPS63102379A (ja) | 反射光障壁およびその製造方法 | |
| JPH09199795A (ja) | 半導体受発光装置 | |
| US20240264393A1 (en) | Silicon photonics package, method of manufacturing the same, and switch package | |
| US20240103218A1 (en) | Optical Device and Method of Manufacture | |
| JPS6223163A (ja) | ハイブリツド光ｉｃ装置 | |
| JPS63156355A (ja) | 光・電子集積回路 | |
| US20240213382A1 (en) | Optoelectronic system comprising a transducer and a waveguide | |
| US20240219630A1 (en) | Chip package and manufacturing method thereof | |
| US20230197695A1 (en) | Led array for in-plane optical interconnects | |
| CN117420635A (zh) | 光学器件及其制造方法 | |
| TW202417909A (zh) | 封裝體及其形成方法 | |
| US20260056376A1 (en) | Chip structure and semiconductor package including the same | |
| JPS63232368A (ja) | ハイブリツド光電子集積回路 | |
| US20240118491A1 (en) | Photonic semiconductor device, photonic semiconductor package using the same and manufacturing method thereof | |
| JP4054958B2 (ja) | 発光装置、光モジュール、表示装置、光伝送装置 | |
| JPH02299259A (ja) | 半導体装置 | |
| US20260059905A1 (en) | Optical emitter structures with integrated distributed bragg reflectors | |
| CN119596459A (zh) | 光学器件及其制造方法 | |
| CN121586510A (zh) | 半导体器件及其制作方法 |